Reprise du message précédent :
J'suis paumé
Enfin bon, encore 1mois et 1 jour avant le début du 2ème trimestre

le problème c'est qu'il a pas quoté le post en question... S'agit t'il de celui du dessus? d'un autre?

Non .. Non, non et non.

-Les couches de liaisons pour les VDDO ou les grilles GND, sont moins bien conçues (changement technologique de dernière minutes), car les niveaux inférieurs sont mal calibrés pour ce genre de méthodologie de commutation, en fonctionnement à chaud.

-AMD semble avoir acquis des méthodes de spécialistes concernant ce genre d'isolation de ligne, par grille.

-On verra bien, mais process et interventions externes cumulées, feront énergétiquement gagner des watts en repos, mais en charge .. Bon vivement que ce printemps arrive est finisse que le dilemme sur les possibilité d'AMD, cesse.

voila c'est plus clair, tu veux certainement parler de la grille d'horloge résonnante, je pense qu'à ce niveaux c'est acquis pour AMD.
théoriquement c'est au dela des 4Ghz que le gains est le plus fort, donc j'imagine qu'en charge on aura au moins 10%?

Donc tu penses que malgré tout, en charge, ça va être catégorie énergétique F ?
Entre l'absence de L3, le resoning clock, "process et intervention externes cumulées", il n'y a pas moyen de sortir un truc correct (mieux que Llano) ? ²

edit: pour le gain avec le resoning clock, le papelard d'AMD donnait un gain maximal à 3,3GHz... Tu gagnes toujours à 4GHz mais moins.

moi je pense qu'il y aura un gain en charge suffit de voir avec Trinity.

pas de soucis mais excuse moi du peu, je fatigue
 car je suis dans les docs du sujet et en même temps dans les notes que j'ai prise .. et ça fait 20h que j'ai pas dormis
je te reposterai une réponse demain, hein ? m'en veux pas

Ses 2 dernières lignes résument bien sa 1ère phrase peu compréhensible.
C'est d'ailleurs dommage car la vérification inter-cluster est là uniquement parce que le L1D n'est pas totalement (= pas tout le temps) inclus dans le L2. A voir si AMD a moyen d'améliorer ce point là, en copiant également dans le L2 lorsqu'une donnée remonte du L3 au L1D suite à un "L3 hit". Mais j'imagine que si AMD ne l'a pas fait pour BD, c'était pour une bonne raison.
 

En gros il dit qu'on ne peut espérer qu'1/3 des gains théorique. Ce dernier n'étant pas de 30%, alors le gain ne sera pas de 10% mais moins que ça.
 

Et justement, on voit quoi avec Trinity

Je disais que le Cache snooping pénalisant sur les X4/X6 venait du L1d de chaque core, qui se voyait assigné une vérification de redondance, avant chaque cycles. Limité en efficacité par la logique WB d'après des notes qu'on m'a fait parvenir récemment.
Pour les FX, le WT est posé sur une base d'acquis mal interprété par la machine qui avait été chargé du suivit de la cohérence des caches en interne, durant les simulations. C'est assez rare mais personne n'aime en parler, ni même aborder le sujet. Les pass en simulations, ne sont pas contrôlables, seuls les 'reports' sont analysables par le biais de profil d'utilisation type. Chose qu'il est "impossible à faire parfaitement" en l'état. Du coup la vérification en interne de deux L1d n'est pas prioritaire, car la logique privilégie encore celle des cores. Enfin bref :
le design fonctionnel est parfait, mais la logique .. il y a du legacy-STARS de partout. C'est comme les index des instructions stocké en L1i, c'est tellement semblable qu'on y retrouve l’efficacité de traitement des instructions de STARS, mais un peu mutant, dans le fonctionnel.. bref je m'égare

Merci, c'est exactement ça

que ca dépasseras les 4Ghz soit disant avec 100W de TDP.

Le soit disant me fait peur ! Si c'est 4Ghz sur 4 module c'est cool...mais si c'est sur 2module + Partie graphique , outch !
Mais bon je suis plus optimiste avec l'archi' pour Vishera et Trinity que je l'étais pour Bulldo...!

A vrai dire c'est la version 17W que j’attends le plus et qui me fait le plus peur !

 Pour Trinity le TDP et la conso ça doit être un vrai casse tête pour les ingé' ! J'espère qu'ils ne vont pas se planter...  

En tout cas le topic devient fort intéressent !  

Tu as dû t'emmêler les pinceaux quelque part ; tu voulais certainement dire que 4GHz sur 2 modules serait appréciable, alors que sur 1 seul ce serait moins intéressant ?

Au fait, à votre avis (je m'adresse à tout le monde), le Core Piledriver va-t-il permettre, par exemple, à un A10 Trinity @4GHz d'atteindre les performances d'un Phenom II X2 à la même fréquence ?

Alors là, non.

Un avis tranché !

Phenom II X2 ou X4 ?

Je viens de me relire , tu dois avoir raison

Je parlais bien d'un X2. C'est pour ainsi dire pas prévu dans l'immédiat qu'un module basé sur le K15 atteigne le niveau d'un quadcore K10.5/K12 !

Disons que ça change pas mal la donne. Encore heureux que 4 cores PD soient plus perf que 2 cores de Phenom II, encore que ça dépend pas mal des applis.
Par contre, à même nombre de cores (4) et à même fréquence, la réponse serait effectivement Non.

dans l'immédiat, et vu ta projection, c'est du K15.5 dont il est question. Et un core de ce type ne rivalise, par rapport à STARS (parce que K12 hein, bon), que sur le plan énergétique par cycle d'horloge (de ce qui peut être dit, ou deviné, pour l'instant). mais Trinity contre REGOR ou DENEB en X2, que cela soit à même fréquence, et je ne crois pas qu'Hfr pensera à faire le rétro test (LLANO, PROPUS, REGOR, DENEB, tous en X2 et à 3GHz), ce combat ne se gagnera pas à ce second "round". Mais allez savoir, peut-être un début d'équité ..

Y a du neuf les gars , j ai peché ca sur AT :
http://www.russinoff.com/papers/srt8.pdf
 
Steamroller incluera un diviseur/extracteur de racine hardware en base 8.
 
Le matheux de chez AMD a prouvé theoriquement que c est la seule base permettant  
l application d un algorithme permettant le calcul sans erreur de facon certaine.
 
Le gars ajoute que les CPUs disposant d une base 16 pour ce diviseur,
comme les nehalem , sont buggués a coup sur comme feu le pentium
pour son instruction Fdiv..

Ça a pas l'air de les gêner chez Intel si ça doit toucher le 15ème chiffre après la virgule ce qui pourrait induite une erreur de 0,00000000002% sur le résultat final
Il se la tripoterait pas un peu le ruskof ?

   
Une telle erreur serait enorme et rendrait un CPU inutilisable en FP.....
 

Il a le droit puisqu il a quand meme fait une sacrée avancée theorique.
Mieux, AMD a sans aucun doute breveté l utilisation de l algorithme qui en decoule.  

T'as calculé ça sur 1 seule division ou c'est au bout de X millions d'itérations ?

C'est sur les entiers ou les nombres à virgules flottantes ?
Je me demande bien ce qu'il peu appeler base 8 ou 16, c'est la taille de l'opérande ?
ça me parait un peu flou tout ça  

Une division , ou a plus forte raison une extraction de racine
impliquant des nombres entiers vont forcement impliquer des flottants..
 
La base est la taille des bouts d operandes utilisées pour l iteration ,
dans ce cas , base 8 , c est donc 3 bits/iteration.
 

 
Merci  

Mais ouais, carrément. Le monde s'arrêterait de tourner même
edit: la preuve, tous les cpu sont touchés, même ceux d'AMD (à part le prochain streamroller qu'il est trop bien).
Il reste plus grand chose mais bizarrement, pas de problème dans les bourses, les télécoms, les serveurs webs, le cloud...

C'est le seul qui y a pensé. Intel qui sait pas faire de CPU ne s'est rendu compte de rien.
C'est quand même la über classe

 
Tout ca ca tourne avec des bits move et tres peu d operations arthmetiques
si ce nest quelques manipulations de nombres entiers , meme pour les bourses
puisque les transacs se font en unités actions/centieme centimes/centiemes de pourcents etc...
 
 

 
Le papier posté plus haut est un ultra condensé , la demonstration mathematique
complete utilise 800 lemmes , c est dire que c est de la mathematique de haut vol.
 
Le gars a un doctorat en mathematiques , donc tu peut denigrer tant que tu veux,
tu fait que te ridiculiser.  
 
L algorithme SRT utilisé pour des extractions de racine peut produire des resultats faux
si les bases 32 et 16 sont utilisées , c est prouvé par ce papier , donc intel n as pas
fait de recherchers mathematiques assez rigoureuses , cest aussi ce que dit ce papier
pour ceux qui savent lire un peu....

Mais ouais, le mec (abw) qui connait tous les algo par cœurs !  
Continue

Et sinon, le 4,7GHz de base, ça en est où exactement ?

La précision des résultats des opérations sur les nombres flottant est-elle abordée dans la norme IEEE 754 ? Ne me dites pas RTFM svp, j'suis sûr que certains savent

 
Déjà qu'en IEEE 754 c'est impossible de coder un 0 parfait

intéressant je vais me pencher sur la question.

Indextion de résultantes mathématiques logique, par instruction/fonction, c'est pas un procédé qui fait appel à un soupçons d'arithmétiques logique, ça
hé, même pas en FP, je parle
Bref ..

tu as fait un tour dans un bureau de conception d'environnement pour semi-conducteur et circuits intégrés, récemment ?
Non parce que le gars qui a "juste" un doctorat "mathématique", c'est le renfrogné nerveux qui vérifie les pass-Math sur une scheme prototype de puce (ou d'une unité fixe). le "haut-vol" c'est plus le gars de 45 balais qui a fait c'est 15 ans de recherche générale appliqué aux domaines des calculateurs et codages à hautes vitesses et qui se spécialise dans l'application d'équation logique dans un bout de silice. Le tout enrobé de suivit des acquis et de la formation H24 sur les équipements d'hier à demain. En gros les chemises blanches de chez AMD, quoi. Pour ce que j'en vu, bien sûr.

Ah oui quand même Tu l'avais pas oublié celle-là

Si je me rappel bien (de mes etudes lointaines), grosso modo, ce genre d'erreurs ne genent guere que les groupes travaillant dans le spatial ou l'on demande une precision extreme.
 

Juste pour rappel, le bug du FDIV des 1er Pentium c'était ce ce niveau là :
 4 195 835,0 / 3 145 727,0 = 1,333 820 449 136 241 002 (valeur correcte),
 4 195 835,0 / 3 145 727,0 = 1,333 739 068 902 037 589 (valeur erronée retournée par le processeur).
 

Bref la vrai question , c'est  es que ça va améliorer les perf'...ou c'est juste du "Blabla" ?

entre les deux.

 
Je te remet le link , va voir a la fin du papier si le cursus du gars  est a la haureur du tiens...  
 
http://www.russinoff.com/papers/srt8.pdf

je ne parlais pas du mien, juste de notre plus jeune chef de projet. Même pas du consultant en technologies extraordinaires, ni même au concepteur des matrices fonctionnelles fondamentales des scheme (on dit sketch aussi, d'ailleurs, on me souffle à l'oreille ), ou bien du DG de notre division nationale, celui qui colle au basque de tout le monde pour éviter d'être évincé de tout ces clients auxquels il tient

Intéressant.
Mais encore ?
Là, du papier du gars dont abw se fait une montagne, si le résultat retourné est 1,333 820 449 136 214 003, tu avoueras que ça pourrait changer la face de l'univers et la physique de la matière non ?
Dans 99.999999% des appli (dont les super calculo), ils s'en battent le steak.
C'est pour te dire l'importance de l'inexactitude du résultat

edit: mais ça y est, les gens qui savent vont arrêter d'acheter du Intel et attendre la sortie du steamroller dans 3 ans

C'est justement ce que je voulais mettre en avant
Il y a une énorme différence entre une erreur après le 5ème chiffre et après le 15ème chiffre. Cet exemple du bug du FDIV relativise les choses et montre qu'on est pas du tout dans cette situation

Ah ok...