Reprise du message précédent :
C'est quoi ces latences ? Oo
On a des infos sur le L3 ?

C est pas les fakes du 1er avril de l an dernier ?....ca y ressemble..

je ne sais pas si elles ont déjà été postés et si ce n'est un fake ou non,à vous de le dire
 

 

 

 
Ben elle sert cette ALU, mais pas tres souvent, pour pas dire rarement..  

 
 
http://www.tomshardware.co.uk/foru [...] esentation

  ok bon ben tanpis

c'était trop mauvais de toute façon pour un BD !

wai

Au vu des chiffres, c'est même plus une nouvelle architecture, c'est une révolution    
 
Si seulement ça pouvait être vrai  

A peine plus gros?
 
Le module BD me semble plutôt énorme comparé à un core de SB, faut pas oublier que dans le milliard de transistors de SB il y a déjà les 8Mo L3, le Mo de L2, l'IGP (qui prend 1/4 du die à lui seul) et le contrôleur PCIe 16 lignes.

Y'a rien qui cloche.
 
C'est juste qu'en ce qui concerne le Phenom II c'était "plus simple" de laisser le 3e ALU là où il était que de l'enlever.
Faire disparaitre le 3e ALU (et donc le 3e AGU) aurait demandé une refonte complète de l'archi... ce qu'est justement le Bulldozer.
 

Donc, le Phenom II peut exécuter jusqu'à 3 instructions x86 par cycle, alors que le Bulldozer est capable de décoder et de traiter jusqu'à 4 x86 instructions par cycle. Soit une amélioration (théorique) de 33%.
Si on prend en compte l'AMU du BD, alors on peut "possiblement/théoriquement" atteindre un "peak" de 6 micro-opérations par cycle, soit le même nombre que l'archi Stars.
 

En fait, si on analyse un code "standard" on se rend compte qu'il n'y a en moyenne que 0.4 opérations entières par cycle, et que 3 ALU c'est trop.
 
Dans le cas des applis qui utilisent fortement les FP, c'est la même chose. Le pourcentage d'instructions FP est pratiquement toujours inférieur à 50%.
 

y a c'te fake aussi que j'ai vu hier http://www.youtube.com/watch?v=6zK [...] e=youtu.be

Si on oublie le cache L2, 1 module (2 cores) de BD fait ~ la même taille qu'un core de Sandy Bridge.
 
Et il ne faut pas oublier que le BD a 8Mo de L2 et 8Mo de L3, soit 16Mo de cache au total, contre seulement 9Mo pour le SB.

C'est pas franchement ce que j'obtiens en cherchant les chiffres.

IGP: 114M
CPU core: 55M (L2 inclus très probablement)

http://www.anandtech.com/show/4083

Les 213M de transistors par module sont tout simplement monstrueux à côté de ça, même en considérant que la moitié représente le L2.

Reste que même avec ce L2 démesuré et des "cores" complexes, la taille du die devrait arriver dans les mêmes eaux que SB.

 
 
Hum ... oui en plus le FX4110 à 3.4 Ghz .... j'espère que c'est la fréquence de base et pas OC ....

 
Un module BD fait 19.8 mm2 et un core SB 20.3mm2..
Le cache L2 du SB n utilise que 12 millions de transistors.

On peut pas vraiment dissocier les L2 des cœurs/modules, car la plus petite brique contient le L2. Si y'a un gros L2 chez AMD et un petit chez Intel, c'est à priori que c'est nécessaire par rapport au reste de l'archi. Donc bon...

 juste pour info , j'ai pas compris la différence qu'il va y avoir entre un FX-8110 et un FX-8130P ?  

8130p>8110
fréquence,turbo toussa...

 
 
On en sait rien encore exactement je crois.
TDP sans doute, et fréquence de base/turbo ?
P'têtre un pin de plus  

Ca sort de quel chapeau ça?
 
Pour ce qui est du core SB, j'ai plutôt 17.2mm² L2 compris soit dit en passant.

En réalité le 3e ALU/AGU est utilisé assez souvent, mais il se casse la gueule sur le data cache qui est dual-ported (ne peut exécuter que 2 lectures/écritures par cycle), ce qui au final provoque des problèmes de séquençage, et cela diminue les perfs à un niveau comparable à une archi qui aurait éliminé ce 3e pipeline. Et sans ce 3e pipeline, on ne perd pratiquement pas en perfs réelle, mais on simplifie grandement l'archi, et on sauve pas mal d'espace.

Un post à retenir...
 
25 novembre 2010 @ 7:21 pm : "Single thread IPC is higher." - JF-AMD

Moi j'ai 18.4 mm² pour Mme Sandy.

 
http://www.brightsideofnews.com/ne [...] s-out.aspx
 
http://img703.imageshack.us/img703 [...] evswes.jpg
 
http://2.bp.blogspot.com/_KltGV0kj [...] ldozer.jpg
 
 
 
 

Cette mesure n'est pas la bonne.
 
En réalité un module est plus petit que ça.

Hum... ça c'est faux. (En ce qui concerne le 1.5 ALU + 1.5 AGU.)
 
Même s'il a utilisé le mot "essentially", ça ne rend pas sa phrase plus vraie.

JF-AMD, il a un job sympa : répandre la bonne parole sur les forums à longueur de journée

Pas vu ton post de 15:20:13, du coup mon post est inutile

A un moment j'ai cru que tu parlais de Wirmish.    

 
Meme et surtout les dimanche..
Plus serieusement, il traine sur les forums sur son temps personnel qu il a dit...

Je trouve qu'il a beaucoup de temps libre ce garçon

Autant dire que c'est 3 ALU et 3 AGU qui se partagent 3 ports, contre 2 ALU et 2 AG(L)U se partageant 4 ports.

Sauf qu'en pratique on a pas besoin d’accéder au cache à chaque cycle... A la base on bosse sur des registres hein...  

Non, moi je répand la Peur, l'Incertitude, et le Doute.
 
     

pas cool !!!  j'suis sur que t'en sais plus que tu ne veux bien le dire ! Qui sait ..... c'est peut être toi le JF-AMD  

C'est plus compliqué que ça.
 
Une instruction x86 peut être décodée en 2 micro-ops, et l'une de celles-ci peut possiblement être exécuté par l'ALU du 1er port simultanément avec l'autre micro-ops qui peut possiblement être exécutée par l'AGU du même port. Et donc, en décodant 3 instructions x86, il est possible de se retrouver au final avec 6 micro-ops qui peuvent être exécutés simultanément par les 3 ALU et 3 AGU d'un core "Stars". Alors qu'avec un core "Bulldozer" on peut décoder et traiter 4 instructions x86, qui peuvent être transformée au maximum en 6 micro-ops, ce qui est identique au maximum théorique offert par le core "Stars".
 

C'est quoi un registre ?  

C'est même tellement plus compliqué qu'il faudrait un vrai schéma fonctionnel de chaque core pour voir les différences, pas des extrapolations/suppositions mises sous forme de diagramme.

Hé on ne se refait pas en un jour ni en une architecture cela dit je trouve ça un peu dantesque de réussir a faire tourner un bouzin unique @ 4 GHz avec une moyenne de 1.2375V sur toute la gamme !
kek t'en pense cousin

va savoir, depuis l'temps que wirmish nous tanne avec son "vous serez surpris" va savoir

Mais ils nous a jamais dit si on serait agréablement surpris ou non

+1000000