Reprise du message précédent :
On devrait peut-être créer un topic unique en l'honneur du Fusion ?

Tres bonne idée, plus qu'a te lancer  

Wirmish d'où sors tu cette pétoirade de smileys étranges ?

 
'tin ... j'ai rien entendu !    
 
Peut-être . On verra bien cette semaine .
 

 
Ils sont stylés, non ? Moi, j'aime bien .

Ça vient du japon, peut-être d'un anime, j'suis pas sûr.
Par contre ce qui est sûr c'est que depuis que je les utilisent ils se répandent comme le pétrole en Arabie.

 
Et tu les sors d'où sur le forum ?   Parce que la BDD Smiley de HFR n'en a qu'un nombre assez limité ...

y'en a quand même pas mal dans la BDD de smiley....perso je sais pas d'où ils viennent mais j'en ai quelques uns

 
Par contre, il y a un nombre assez limité de smileys du type utilisé par Wirmish . Des comme ça    il y en a plein, des comme ça  il y en a moins .

y'en a quand même pas mal, suffit de chercher "bakk"

Tu m'apprends rien, là  
 
Bon, allez, RDV à mi-2010 quand on aura plus d'infos .

Et si on a des infos avant la mi-2010 on fait quoi ???
 

 
A+ les mecs.

Voici une news très intéressante sur l'architecture Bulldozer : LIEN
 
Sachant que Windows 8 (nom provisoire) devrait sortir en 2012 d'après les roadmaps de Microsoft, soit un an après la sortie des premiers processeurs basés sur l'architecture Bulldozer, et que Windows 8 pourrait avoir un noyau compatible 128bit, il se pourrait également que l'architecture Bulldozer le soit également ! (ben oui, me direz-vous, à quoi ça sert un OS dont le noyau est 128bit et qu'il n'y a pas de CPU pour être capable de le gérer ... )
 
J'opèrerai les MàJ bientôt ...
 
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AMD's next-gen Bulldozer is a 128-bit crunching monster
 
It is never boring in the world of CPUs. Regardless of who's on top, plans for next generations tend to excite everybody in the eco-system… if you deliver, that is. AMD had a lot of tough times of late, and lost a lot of good people due to lack of proper management. In this article, we bring you a look into the architecture that everybody in the industry has been impatiently waiting for. But this time, AMD cannot afford to fail.
 
The Ex-Alpha engineering teams lead by Dirk Meyer that created K7 and K8 architecture messed everything up with Barcelona/Agena and the infamous TLB-bug [Translation-Lookaside Buffer]. Shanghai/Deneb cleaned a lot of things up and AMD is back being competitive again, but Intel is pushing hard: Intel is operating in tick-tock architectural mode, and so far - AMD isn't able to answer back. K10 and K10.5 were nothing else but improvements over the K8 architecture. Last time we saw a completely new architecture from AMD, the stock market thought that an online dog-food shop was worth half a billion US$, mainstream media was touting that the world is going to end with that horrible Y2K bug... Yes, quite a long time ago. But before we dig into Bulldozer's architecture, let's set the record clear, with a simple architectural comparison between AMD and Intel.
 
AMD's Kryptonite versus Intel's Tick-Tock or are things really as they seem?
 
Looking at public and leaked roadmaps, it looks like AMD's K11, or Bulldozer core is shaping up to be what Core architecture was for Intel. AMD went to the drawing board back in 2005, and started to work on "K11" architecture. Intel is touting its Tick-Tock architecture, but let's take a look at the real state of the market, not looking at marketing statements:
 
AMD Modern Architectures - Our take

• K5 [Kryptonite 5]: 1996, K6: 1997, K6-2: 1997, K6-III: 1998
• K7: 1999, K7.5: 2001
• K8: 2003, K9: 2005, K10: 2007, K10.5: 2008

Intel's Modern Architectures - Our take

• P5 [Pentium]: 1993, P55C [Pentium MMX]: 1996
• P6 [Pentium Pro]: 1995, P6B [Pentium II]: 1997, P6C [Pentium III]: 1999, P6D [Pentium M]: 2003, P6E [Core]: 2005, Core 2 ["P6F"]: 2006, Nehalem ["P6G"]: 2008
• NetBurst: 2000, NetBurst HT: 2003, NetBurst AMD64 [Prescott 2M]: 2004
• P7 [Itanium]: 2001
• Atom: 2008

As you can see, up to today, AMD only delivered three "ticks" and seven "tocks" architectures, with the latest one breaking the tradition: K5 was launched in 1996, K7 followed up three years later. K8 was an evolution planned to debut in late 2001, but numerous [manufacturing-related] delays postponed the part until April 2003. If the current schedule sticks to K8 and K11, we'll have to wait for eight years between the two.
 
At the same time, even though Intel likes to ponder the "Tick-Tock" architecture, the reality is such that even the Nehalem architecture is remotely based on the Pentium Pro core, and if we look through the "P6" architecture, we see that Intel has delivered five genuinely new architectures as ticks, and a gazillion tocks. If we apply the "apples to apples" metric, we get - eight completely new architectures, improved numerous times. Out of those eight, one ended up as the best CPU micro-architecture of all time [P6, if there was any room for doubt], one started a multimedia revolution [P55C], one showed the right path of computing evolution to 64-bit [K8] and two were failures: NetBu[r]st and Itanic.
 
Thus, Intel and AMD are very much alike, even though we are bound to get criticized for these lines. It's not our fault the Core architecture was coded as P6-based in Intel's own papers. We could argue putting Nehalem is in the same basket as Core 2 architecture, since it contains numerous improvements and nicely copies DEC Alpha's design - yes, oh shocker. In case you don't know, the IMC [Integrated Memory Controller] was massively used in the Alpha micro-architecture, the fastest x86 architecture to date [it wasn't even x86, it ran a translation layer from RISC to x86 CISC], The Alpha architecture was sold to Intel and Dirk Meyer's Alpha team switched to AMD [and that's how Opteron came to life]. Then again, we almost got Intel's short-sighted vision of "NetBust will get us to 10 GHz". Luckily for our power bills, and the laws of physics made sure that 1kW TDP CPUs never came to market.
 
In case you're interested in Alpha 21264 and 21364, you might be interested to know that this decade-old CPU architecture featured a 10-channel RDRAM IMC, with two channels being used for redundancy. The remaining eight achieved higher bandwidth than Intel Core 2 Quad, a CPU released almost a eight years later. Now that we're done with this look into the past, it's time to take a good look at AMD's future.
 
M-SPACE or how Fusion came to be…
 
According to our sources, Bulldozer architecture is actually a consequence of the failed tie-up between AMD and nVidia. Back in 2005, AMD felt that it had Intel by that certain part of male body [direct quote from an unnamed exec] and wanted to merge with nVidia. That fell through because Jen-Hsun Huang [rightfully?] wanted the CEO position, and the rest is history; AMD already borrowed money to buy nVidia and had no choice but to seal the deal with ATI Technologies.
 
The key reason for the birth of the Bulldozer architecture is M-SPACE design [Modular-Scalable Portable Accessible Compatible Efficient], GPU-resembling a "LEGO block" architectural concept that became a mantra in AMD's halls. Under the M-SPACE design guidelines, Bulldozer [10-100W TDP] and Bobcat [1-10W] cores were supposed to address different market segments, but the way of creating a processor was exactly the same. The goal was to have Bobcat addressing the OLPC/netbook/MID market, then considered as a crazy vision by Nicholas Negroponte - can anyone today say "Nicholas was crazy"? Bulldozer was the "big daddy" core, going head to head against then Pentiums and Xeons. Unfortunately for AMD, Intel got there first [Core 2, Atom].
 

How ATI takes a fully developed architecture and creates a affordable part, while raising performance of the latter.
 
In order to understand M-SPACE, we need to take a look into graphics chips; a GPU manufacturer will release a high-end part and then decrease the number of logic units depending on targeted die-size [cost]. AMD saw M-SPACE as the way to leverage its biggest disadvantage: lack of available die space. A lot of things have changed since then, AMD spun off its foundry operations to GlobalFoundries and with ATI's upcoming 32nm GPUs coming from ex-Fab38 [Fab 1, Module 2] GlobalFoundries facility in Dresden, pressure to make M-SPACE work increased, since now you have two products being built under the same roof, unlike past decision to send the CPUs to Taiwan and then let TSMC glue them together.
 

How to create a CPU or a APU? According to AMD, the answer is M-SPACE
 
Under the M-SPACE concept, AMD should be able to create products such as tri-, quad or even octal-core CPU + GPU, and combine such dies with another, containing only CPU cores. Yes, a 12-core combination of Quad+GPU and Octal-Core on a single die could be achieved under this plan. One of the key components for M-SPACE are the future CPU Sockets - Servers will get G34 as a part of the Maranello platform [LGA] - but consumer platforms won't stay on Socket AM3 either. AMD has plans to introduce G Sockets across the board, since they will be a necessity for a new memory controller, Display connectors, PCI Express 3.0 etc. Socket AM3 and its 940 pins just won't cut the mustard, but 2000+ lines on Landing Grid Array might do. This also means that pins are waving goodbye from mainstream consumer platforms - AMD will introduce LGA on desktops and start to push BGA [Ball Grid Array] on notebook platforms.
 
Can Bulldozer bulldoze the competition?
 
Now that you read what M-SPACE is, time to address the heart(s) of the "Kryptonite 11" micro-architecture. If we take a look at a single Bulldozer core, you see a design optimized for throughput - AMD's will not introduce its own version of Hyper-Threading, but rather focus on physically increasing the number of instructions per clock [IPC] through wider internal units. A good example will be the newly designed 128-bit FPUs [Floating-Point Units]. Currently, 128-bit instructions are carried out by using 32-bit / 64-bit FPU at a reduced efficiency [more cycles needed to process a single instruction]. According to our sources, GPR [General Purpose Registers] were increased to 128-bit. Once that we learned of this alleged GPR depth, we asked does that mean we can, theoretically, call Bulldozer a "128-bit CPU" and is "x86-128" on the way? I will openly admit that I asked such a question without giving it a second thought.
 
I was explained that focus of AMD's design was to increase the number of instructions processed on-the-fly, meaning that most instructions should use registers in a 64+64-bit or 32+32+32+32-bit fashion, significantly raising the IPC when compared to current K10.5 architecture. So, no "x86-128". For now. This new internal architecture enabled AMD to design its first Streaming SIMD Extension set, 128-bit SSE5. Again, according to our sources - this was also the reason why Intel went into a denial frenzy over a possible implementation of the SSE5 instruction set. "They cannot do it [SSE5] until they really change their architecture. We did and paid dearly for it [the architectural change]. But we will blow them out of the water"… were the words from one of the e-mails I had with an anonymous CPU designer from times when SSE5 development took place [thus, pre-AVX].
While it is currently true that 128-bit SSE instructions were executed slower due to reliance on 32 and 64-bit registers for FPUs, we have to wait and see who will have better a FPU unit: 512-bits Vector unit inside Larrabee or 128-bit Bulldozer ones.
 
Intel's executives and PR managers publicly stated that Intel will not use SSE5 in its upcoming processors, but focus on 256-bit AVX [Advanced Vector Extensions] in Larrabee and in 2011-2012, you can expect Intel to fuse the Sandy Bridge architecture with several Larrabee cores, as Intel's second-generation Fusion CPU+GPU part [first one being 32nm Arandale/Clarkdale], and offer 256-bit AVX on the CPU socket too.
According to our sources, this is one of the problems in Bulldozer design - it isn't easy to design a FPU, especially when you have to put engineering resources to fix the Barcelona core and shuffle scientists around. One of our sources was highly critical of Dirk Meyer and those decisions, but since most of our sources still work close to the company, we would say that they all found same goal worth more than views on management.
 
One part that is bound to bring confusion is the memory controller. To be perfectly honest, both K10 [Phenom] and K10.5 [Phenom II] did a pretty lame job with asynchronous clock between the CPU cores and a "Northbridge" block consisting out of memory controller, I/O protocols and L3 cache. The fact that L3 cache worked at a lower clock significantly reduced its usability - you can get a higher performance boost if you overclock the "Northbridge", than raising CPU cores until they crash. Bulldozer brings even more complexity into the frame - M-SPACE enables GPU-like clock gating, and processors based upon Bulldozer core should offer power efficiency one step ahead of most efficient notebook processors. The memory controller is continuing to be independently clocked, and L3 cache is now a default part of the architecture for both sides in CPU arena. If we talk about the width, here comes the interesting part: AMD's memory controller can be 144-bit, 288-bit or even 576-bit [on MCM processors], but we doubt that we will ever see a 576-bit interface. MCM modules will feature a unison of two dies and a merger of cores and L3 cache from one unit with another, bypassing the external memory addressing - thus remaining 288-bit wide even with two physical 288-bit interfaces embedded in silicon. With Virtualization or AMD-V continuing to be one of key architectural accents, the memory controller features a lot of technologies that will ease life to numerous virtual hosting providers. Every core can address a single channel or use one channel for redundancy, yet another feature from Alpha 21364 architecture.
 
Since AMD is pairing Bulldozer with the JEDEC-certified DDR3-1600 memory spec, you can expect to see memory bandwidth ranging from 25.6-51.2 GB/s. This part is heavily influenced with the underground overclocking department inside AMD. Those guys will expose a *lot* of advanced memory options exposed in the CPU design, so Orochi [desktop versions] should have no problems running DDR3-2000 or DDR3-2133 without overclocking the CPU itself - resulting in 32-31.4 GB/s. Since we mentioned overclocking… rest assured, AMD's Bulldozer isn't afraid of being in the cold as this video demonstrates.
 
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Pas sûr d'avoir le courage de traduire tout ça ...  
 
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La suite !
 
CPU becomes APU
 
The Bulldozer core will be implemented across the range: Server, Desktop, Notebook, launching as server first, followed by desktop and notebook.  
 
=
Eight-core mono-die part, member of long-delayed Sandtiger family.
 
Server-wise, AMD plans to introduce three parts: single die quad-core & octal-core for the launch, with dual-die hex-core [16 Cores] to follow later. Quad-core and Octal-core are succeeding Sao Paolo [Istanbul on Socket G34], while Magny-Cours [12-core dual-die on Socket G34] will be succeeded by Montreal, a 16-core dual-die part. Note: we heard about the "Montreal" codename back in 2006, so it might have changed by now. All of these parts sit on the Maranello platform, which will be introduced early next year.
 

Montreal is a successor of Magny-Cours - brings 16 physical cores on a single G34 socket. Release date unknown.
 
When it comes to the world of desktops, Bulldozer arrives as two parts: Orochi and Llano. Orochi is the first M-SPACE design to feature both as Opteron and Phenom, featuring four Bulldozer cores and 8MB of cache. Naturally, AMD "forgot" to calculate L1 cache in [128KB per core on Agena/Deneb CPUs]. With Orochi being based on a new architecture, it is too early to say what the amount of L1 cache is.
Llano is the new key processor for AMD's commercial desktop and notebook efforts. Dubbed Accelerated Processing Unit [APU], this combination of quad-core processor and ATI's DX11 core [both manufactured in 32nm - CPU die is SOI, GPU die is bulk].
 
When looking at Ontario's specs, it is clear that this Falcon's dead-ringer [Kuma+ATI core] is all that Falcon was supposed to be: dual-core CPU packed with DirectX 11 based core using BGA packaging, targeting ultra-portable and netbook markets.
 

Meet the APU: Can a new core achieve fusion with DirectX 11 part?
 
As you can guess, we saw a lot of these roadmaps over the course of last couple of years. This roadmap was released back in November, as a part of AMD's Analyst Day, and given that the first quarter 2009 is out, we wonder when AMD launch three of four products mentioned on its 2009 plan. But Orochi/Llama and Ontario look well positioned for todays' computing needs. What will happen in 2011, remains to be seen. In 2011.
 
Conclusion
 
Going through numerous e-mails and presentations about Bulldozer made us think that AMD really had a winner in its hands: if the company didn't under-estimate Intel and seriously messed up their product development [yes, we know about political directions in 90/65nm times], we would be writing an architectural preview of a product that was set to launch on Computex of this year, and Falcon CPU+GPU would probably made a killing at this year's Back-to-School. But what is done is done, and we won't see Bulldozer-based parts until 2011.
 
If we look at thr specs, it is beyond any doubt that this architecture is another "hammer", but is a hammer for Intel's line-up of today. Intel will launch 32nm Westmere in 2010, and have roughly 11 month advantage over AMD in terms of manufacturing process. To make the matters worse, Sandy Bridge is Intel's [allegedly] new architecture en route 2011, and there is a big question looming above heads at AMD: what will the state of the market be once that Bulldozer finally launches?
 
2011 is not too late for a Fusion "APU", though. Even though Intel will launch its 32nm Arandale processor in Q1'10, performance and compatibility of integrated graphics is a far cry from usability standpoint. Intel's integrated graphics currently does little more than output picture on the display, and DX11-compliant, OpenCL-compliant, decent low-res gaming performer will cause serious headaches for Intel. Once Intel integrates those features into Larrabee and Sandy Bridge, then we will be able to speak about problems for AMD.
 
For us, it looks like AMD is on a path of innovation. But when will AMD stop being "late to the party"?
 
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Purée de cacahuète ...  
Au boulot !

Ca me rappelle les premiers AMD 64bits qui pétaient les procos 32bits sur des OS 32bits ca tient

Il me semblait pourtant que l'histoire du 128bits avait été démentie...

Peut-être que le 128bit sera là pour un die-shrink du Bulldozer .  
Moi, ça ne m'étonnerait pas vraiment ...

windows 8 ne servira à rien , on pourra l'exploiter que 3 mois si il sort en octobre 2012 Bon ok je sors ...
D'arpès ce que j'ai compris , cette architecture aurait les mêmes perfs que l'actuelle i7 ou je me plante complet ?

 
Tu te plantes complet .  
Nehalem = 45nm, 8 cores max, hyper-threading
Bulldozer = 32nm, 16 cores max, multi-threading bien plus perf que l'hyper-threading d'Intel + plein de jeux d'instructions nouveaux (SSE5, AVX, etc)
 
Bref ... c'est pas la même chose .
Sans oublier la possible intégration du 128bit .  
 
Et qui sait si GF va intégrer la TRAM pour remplacer la SRAM dans Bulldozer ? 'Vais ajouter une news là-dessus, tiens, je l'avais oublié ...
 
EDIT : 'me suis gourré ... c'est de la Z-RAM qui sera dans les CPU normalement

Ok merci ! Windows 128 bits c'est prévu pour quand ?

 
... à partir de Windows 8, le noyau serait compatible 128bit .
Après, que les applications soient capables de gérer le 128bit, c'est une autre histoire ...

Nice Il y aura une autre archi prévue entre les nouveaux athlon ii et phenom ii et bulldozer ou c'est la prochaine officielle ?

 
Officiellement, il n'y aura rien de bien neuf en 2010 chez AMD . Il y aura seulement le Thuban qui sera éventuellement intéressant : c'est un Opteron hexa-core décliné en Phenom II X6, dont la fréquence maximale serait, d'après les dernières rumeurs en date, 2.80GHz . C'est assez faible, mais AMD souhaiterait limiter la consommation de ses processeurs ... Sinon, le Thuban devrait posséder comme ses homologues Deneb un total de 6MB de mémoire cache L3 et 512KB de mémoire cache L2 par core, soit un total de 6MB-L3 + 3MB-L2 . Par contre, aucune modification de l'architecture K10.5, qui reste toujours gravée en 45nm .
 
Et j'ai retrouvé une news indiquant une possible intégration de la Z-RAM dans les Bulldozer : http://www.pcinpact.com/actu/news/ [...] es-CPU.htm

Euh c'est la prochaine officielle, d'ou la merde pour AMD en 2010, ou seul un phenom II x6 et l'augmentation des fréquences viendra "concurrencer" intel. Certes on peux espérer un 6 cores bon marché, mais pour le reste, niet.
 
Enfin, d'après les roadmaps intel, l'offre d'AMD restera sympathique dans le sens ou intel va vouloir sortie des gros dual core hyper threadés, et chers, vs de vrais quads chez AMD.
 
Egalement Intel va devancer AMD sur la sortie du premier "fusion", mais il intégrera une évolution du chip pourrave actuel, tandis que AMD prévoit un truc de l'ordre d'une HD4670.

 
La HD5670 n'est pas inenvisageable, l'IGP devant être compatible Direct3D 11

Voilà le résumé de l'article que j'ai mentionné quelques posts plus haut :
 
L'architecture Bulldozer ne sera pas à proprement parler capable de supporter les instructions x86-128bit . Un core Bulldozer pourra gérer un total de 128bit au maximum, et non les instructions x86-128bit . Se divisant en deux unités, un core Bulldozer peut donc gérer 2x64bit ou 2x32bit, mais pas 1x128bit même s'il fusionne l'utilisation de ses deux unités . Par contre, on peut se demander s'il peut gérer 4x32bit = 128bit ... ce qui reviendrait à 4 threads par core ... non, non, j'invente rien, c'est écrit là :
 

 
Par contre, l'architecture Bulldozer sera compatible avec l'AVX (Advanced Vector eXtension) . Elle pourra par conséquent les registres 256bit ...  Bon, là, je vous avoue que je ne comprends plus rien, sinon qu'on aurait bien besoin que quelqu'un comme Wirmish ou un tiers personnage ayant de solides connaissances dans le domaine soit prêt à m'expliquer comment ça fonctionne .  
Là, l'unique conclusion que je peux en tirer, c'est que Bulldozer pourra gérer les threads plus rapidement que l'Hyper-Threading d'Intel, et cela avec des registres deux fois plus grands .
 
Le contrôleur de mémoire DDR3 des futurs processeurs Bulldozer devrait également être capable de gérer la mémoire à 2133MHz au maximum sans overclocker le processeur .
 
Il est encore trop tôt pour imaginer la quantité de mémoire cache L1 des cores Bulldozer . Mais vu le nombre de cores maximal, 256KB ou 512KB ne serait pas un mal .
 
En gros, ça se résume à ça pour le Zambezi (anciennement, l'Orochi) .

Bonjour,
 
une seule question : BULDOZER serait prévu à priori sur une CM AM3R2 (AM3 Révision 2). Pensez-vous qu'il puisse y avoir rétro compatibilité entre BULDOZER et une CM AM3, à l'identique des PH II avec les CM AM2+. Merci

 
Personnellement, je pense que non . Pourquoi ? Je m'explique .
 
Au final, il y a relativement peu de différences entre un Agena et un Deneb . Les changements apportés sont surtout des corrections . On dit trop souvent que les Deneb sont ce que les Agena auraient dû être, ce n'est certainement pas pour rien .
 
Par contre, de Deneb à Zambezi, il y a un véritable fossé . Encore un changement de finesse de gravure, probablement une quantité de cache L1/L2 qui change, l'arrivée du Turbo, du Multi-Threading, et un nombre de coeurs maximal repoussé à 8 . C'en est trop pour un chipset qui était initialement destiné à accueillir les Agena à 4 coeurs en 65nm sans toutes ces technologies .
 
Bref, j'en conclus qu'il faudra absolument posséder une carte-mère équipée d'un chipset de série 800 (sortie en 2010) pour pouvoir utiliser un CPU basé sur l'architecture Bulldozer, dont les Zambezi qui nous intéressent font partie .
 
En gros, ça donne ça :
Carte-mère AM2+ (chipset série 700) = Phenom X3/X4, Athlon 64 X2, Phenom II X2/X3/X4, Athlon II X2/X3/X4, Sempron
Carte-mère AM3 (chipset série 700 modifié) = Phenom II X2/X3/X4/X6, Athlon II X2/X3/X4, Sempron
Carte-mère AM3+ (chipset série 800) = tous les CPU supportés par AM3 + les Zambezi
 
J'ai bien répondu à ta question ?

à propos combien de cache l2 pour les bulldozers à ton avis ?

 
Je pense que les cores Bulldozer auront 1MB de cache L2 et 512KB de L1 (que tu divises par deux, 256KB pour chaque unité du core) .
Ca me paraît équilibré, comme ça ... et ça sera d'autant plus facile de mettre autant de mémoire cache si AMD demande à GF d'utiliser la Z-RAM  
 
Sinon ... bah 128KB de L1 par unité et 512KB de mémoire cache L2 par core .

si c'est la 1e solution, Intel à du souci à se faire
et les fabricants d'alim de l'argent à faire
 
edit : et moi de l'argent à économiser pour m'acheter ça le jour de la sortie

La Z-RAM est moins volumineuse que la SRAM et consomme moins d'énergie .
Par contre, les perfs sont apparemment moindres .
Mais qu'importe, plus il y en a, plus le CPU est perf alors ...
 
http://www.pcinpact.com/actu/news/ [...] es-CPU.htm

 
Mouais...

Soit, l'article est ancien, et alors ? Au moins, GF aura eu entretemps le temps de travailler le sujet ..

si j'ai bien compris, sur une même surface, on pourra stocker + de données ?
et cette même surface consomme moins de W ?
mais ces avantages sont compensés par une vitesse moindre ?

Pas exactement .
Utiliser la Z-RAM devrait améliorer les perfs du CPU, sinon, quel serait l'intérêt pour AMD de l'utiliser au détriment de la SRAM ?  
 
Et puis, comme l'a souligné Gein, l'article est vieux, donc si ça se trouve la Z-RAM ne sera pas utilisée ..

Vu la date de l'article, si AMD voulais vraiment l'utiliser dans ces cpu.
On l'aurai déjà trouvé dans les phenom.

 
Pas nécessairement .
Je te rappelle que les Phenom II/Athlon II devaient remplir un cahier des charges très particulier : avoir de bonnes perfs et ne coûter presque rien à produire . Dans ces conditions, pas question d'expérimenter une nouvelle technologie, AMD s'est concentré sur les fondements défectueux de son architecture et les a corrigé .
 
Même chose pour les Phenom premiers du nom, c'était la première fois qu'AMD tentait une architecture quadcore native ... la tâche était déjà bien compliquée, alors ajouter ça en plus, c'en aurait trop été .
 
Pour Bulldozer par contre y'a une petite chance, puisqu'AMD a bien compris comment faire des multicores natifs qui fonctionnent .
Mais l'apparition du Multi-Threading made by AMD pourrait encore repousser l'arrivée de la Z-RAM .

Comme la majorité des instructions de l'extension SSE5 qui devait être implémentée dans le Bulldozer se retrouvaient aussi dans les spécifications de l'AVX d'Intel, AMD a choisi d'adapter son SSE5 afin de le rendre compatible avec le futur jeu d'instructions d'Intel. Naturellement, certaines instructions ne faisaient pas parti de l'AVX, ce qui a obligé AMD a créer des extensions supplémentaires: XOP, CVT16 et FMA4.
 
Finalement le Bulldozer supportera les ensembles d'instructions suivants: 3DNow, MMX, SSE, Enhanced 3DNow!, SSE2, SSE3, SSSE3, SSE4, SSE4a, SSE4.1, SSE4.2, AVX (Intel Advanced Vector Extensions - Version #5), XOP (AMD eXtended OPerations), FMA4 (four-operand Fused Multiply/Add), AES (Advanced Encryption Standard), ainsi que les instructions PCLMULQDQ (Carry-Less Multiplication) et XSAVE/XRSTOR. Le CVT16 (Half-Precision Floating Point Converts) sera ajouté dans une révision ultérieure de la nouvelle archi.
 
Le Bulldozer sera principalement 64 bit, mais supportera les FP en 128 bit, tout comme c'est le cas des Phenom/Athlon.
Environ 75 instructions 256 bit (XOP et FMA4) seront aussi supportés grâce aux 16 registres 256 bit (YMM0–YMM15).
 
Les CPU grand-public (desktop) basés sur le core "Bulldozer" seront compatibles avec le socket AM3, pour autant que les fabricants de cartes mère nous offrent une mise à jour de leur BIOS. Quant aux versions Serveur/Workstation (Opteron), ils utiliseront les sockets  C32 et G34.
 
Autre petit détail, la Z-RAM, dont AMD avait acheté une licence, sera finalement mis de côté et remplacé par la Thyristor-RAM de la comppagnie T-RAM Semiconductor. Cette mémoire cache de nouvelle génération sera possiblement implémenté par GlobalFoundries sur les CPU en 32nm. Et si ce n'est pas le cas, il faudra attendre le 22nm.
 
Finalement le Bulldozer utilisera le CMT (Cluster-based Multi-threading) afin de combattre le SMT d'Intel. Le CMT nécessite d'avoir un core 50% plus gros, mais offre 80% de perfs supplémentaire. La différence entre le CMT et le SMT, c'est que ce dernier n'offre pas une augmentation de perfs stable, même que certaines appli fonctionnement mieux lorsqu'on le déactive, ce qui n'est pas le cas du CMT.

donc mon 790fx à des chances de porter un jour un bulldozer à condition que les programmeurs de MSI se bougent le c*l à sortir une nouvelle version du bios

 
Pas d'accord .  
 
Les Bulldozer seront incompatibles avec les AM3 d'aujourd'hui . Les chipsets de série 700 étaient conçus pour supporter les 65nm quadcore et on les a forcé à être capables de supporter les 45nm hexacore ... c'est déjà pas trop mal . Mais alors les forcer à être compatibles avec des octocore avec plein de nouvelles instructions, un turbo, un multi-threading et du 32nm, c'en est trop .
 
Donc, oui, les Bulldozer seront compatibles AM3, mais seulement avec les chipsets de série 800 ... CF mon post un peu plus haut .
 
   
 
EDIT : et pour la Z-RAM, oui, je savais que GF avait décidé d'opter pour la T-RAM, mais j'avais compris qu'il ne les mettrait que dans les GPUs à venir, et la Z-RAM dans les CPUs à venir .

Pour ceux qui ont de la difficulté à imaginer/visualiser ce que pourra faire le nouveau core Bulldozer, j'ai pris le temps d'extraire une des fonctions 256 bit en langage Assembleur du manuel de programmation du Bulldozer.
 
Exemple de ce que peut traiter/exécuter un core Bulldozer en une seule et même instruction :
 

 
 
 
@Zack38: Le Bulldozer est compatible avec les chipsets de la série 700.
              Tout ce qui manque c'est la compatibilité du BIOS.

Et d'où tu tiens ça, Wirmish ? Techniquement, j'en doute beaucoup ...
D'autant plus qu'AMD interdira probablement aux constructeurs de cartes-mère de proposer une MàJ BIOS pour faire une telle upgrade ... l'évolution sur 3 ans, ça va bien deux secondes, quoi .
 
EDIT : ça représente quoi une flèche dans ton schéma ?