Reprise du message précédent :
Et comment Kicad peut-il savoir où est l'endroit le plus près ?
 
D'autre part, quelle conséquence si c'est pas fait au plus près ?  
 
Quelle est la distance à "récupérer" et la limite ?

Bah dans mon cas c'est assez simple, c'est quand la pair prend un virage. La ligne à l'intérieur est donc plus courte.
Quand t'as 4 virages tu t'attends à ce que kikad te mette un serpentinage sur chaque virage, or la non, il me met tout d'un seul bloc un après l'autre, même si 3/4 de la distorsion totale se fait 4cm plus loin.

Bah ca fait quand même partie des bonnes pratiques.

2-3mm je crois. Sur de l'USB 3, qui ne tolère que max 5-8mil je crois de déphasage.

 
Bah non, les auto-tune ne fonctionnent pas comme ça. J'ai utilisé celui de Cadence et celui de Mentor, aucun (dans les versions que j'ai utilisé) ne plaçait automatiquement le tuning. C'est à faire plus ou moins à la main.
 

 
Oui, mais à partir de quelle fréquence faut-il s'en préoccuper ? (Je parle de mettre le tuning après chaque virage)
Il faut prendre du recul sur les bonnes pratiques, les comprendre, connaître leur limite et savoir jouer avec.
 

 
Il n'y a pas de "je crois", vérifie.    

Ah bah finalement ca va, l'outil est bien. "0" skew sur les lignes.
 
Bon nouvelles questions au sujet des via stitching.

 
Sur la partie du bas (zone de dissipation thermique), les via sont espacées de 5mm en horizontal et vertical.
J'en ai également mis sur toute la bordure de la partie du haut, la aussi avec un espacement de 5mm quand c'était possible.
 
3 Questions au sujet des vias:
 
1. J'ai cru comprendre que l'espacement des via (surtout pour les bordures) déterminait quelles fréquences niveau EMI seraient filtrées.
Sachant que:

• Je veux que le PCB rayonne le moins possible dans la bande 700-3800Mhz
• L'USB 3 rayonne apparemment beaucoup en 2.5GHz

Est-ce qu'un espacement de 5mm entre via vous semble bien?
 
 
2. Il y a donc des via au niveau des bordures (à défaut de edge-plating ). J'ai lu que je devais également rajouté une bordure (donc relié ces via entre-elles) sur les couches internes, en l'occurrence le plan PWR. Est-ce vrai?
 
3. Pour une meilleure dissipation thermique, est-ce qu'il faut que j'enlève le mask sur la zone du bas (pour que le cuivre soit exposé)???
 
 
 
3 Questions diverses:
 
1. Je ne me suis pas embêté à dimensionner les fill zone aux mêmes dimensions que les PCB (on le voit bien sur l'image), on est d'accord, ca ne pose aucun soucis pour la fabrication?
 
2. Est-ce que je peux l'envoyer tel quel au fabricant du PCB ou faut-il rajouter d'autres trucs? Pour la "planelisation", c'est eux qui s'en charge?
 
3. Le boîtier métallique du connecteur USB-C n'est pas relié à la masse du circuit. J'ai lu tout et son contraire.
a. Ne relier à la masse que d'un côté du câble, en général côté host.
b. Relier des deux côtés à la masse, mais en rajoutant un ferrite (ou grosse résistance, je sais plus) et condensator.
Bref qui dit vrai???
 
 
(Le PCB n'est pas encore fini)
 
Merci!

 
Vias
1. Une étude récente a montrée que les vias en bord de carte n'étaient pas si utiles que ça (je retrouve plus la référence ), mais bon pour simplifier, si on ne s'y connait pas trop, continuer à faire une bordure ne peut pas faire de mal.
Si tu prends ce post sur SE : https://electronics.stackexchange.c [...] ng-spacing  
Tu calcule la distance par rapport à lambda/20 = (300 000 / 2400) / 20 = 125/20 = 6.25 mm
Donc en espaçant de 5 mm tu agis sur le 2.4GHz et plus.
 
2. Oui en bordure, idéalement on créé une bande de 500 µm de large qui comprend les vias de GND. L'utilité est de s'assurer qu'il n'y aura pas de piste de signal ou power trop proche du bord et susceptible de rayonner, avec les vias tu rajoute une barrière en 3 dimensions.
 
3. Vias de dissipation thermique mais de quoi ? Tu pose un composant dessus ?
 
Divers
 
1. Non car Kicad considère la couche de bord de carte comme limite pour les fills. Il prend la limite la plus "petite".
 
2. Si tu passe par du OSH ou des trucs chinois, c'est un système de pool. Ton PCB sera ajouté à un panneau et découpé à l'unité. Si tu veux plusieurs carte à toi de faire ton panneau et de l'envoyer tel un seul PCB. Après si tu passe par Eurocircuits, ils te proposent une mise en panel automatique en fonction du nombre de PCB unitaire voulu.
 
3. Dans ton cas, osef, relie à la masse.

Avec fredo qui parlait du skew, petite vidéo récente sur la compensation du skew d'une paire diff. On voit vraiment le phénomène du skew, intéressant pour ceux qui ont du mal à "voir".
 
https://www.youtube.com/watch?v=C8EYieACvrI  (attention accent russe prononcé !)
 
(Simu aux fréquences de 16GHz mini, ne vous affolez pas pour vos horloges à 25MHz !)

Merci beaucoup pour tes réponses
 

C'est d'une part pour le LDO 2A qu'on voit pile au centre, je crois d'ailleurs que je vais densifier les vias un peu plus dans cette zone. Et d'autre part pour la carte M.2 (modem LTE) à l'aide d'un pad thermique, ces cartes sont prévues à cet effet .  
 
https://ae01.alicdn.com/kf/HTB1hzeL [...] EM7565.jpg
 
Quoi que, je pense que le LDO chauffera plus le modem que l'inverse , je testerai, il y a de toute façon un capteur de température sur la carte M.2 et également sur ma carte.

Oui faut densifier un peu plus.
 
Le problème c'est que vu qu'il y a un immense pad en cuivre, ça risque d'être compliqué de mettre de la soudure correctement à la main.
Si tu veux garder une connexion électrique tu peux t'orienter vers un thermal pad en graphite. Faut voir l'épaisseur max que tu peux avoir entre ton PCB et le module avec le connecteur.
 
Regarde sur RS : https://fr.rs-online.com/web/c/chau [...] hermiques/
Cherche en graphite et l'épaisseur souhaitée. RS fait des produits en 15x15cm pas trop cher.

Bon hop, 1er routage sous KiCad avant 1er PCB chez JLCPCB
 
/r/roastme
 

 

 
C'est une carte pour aller dans le jardin

Si l'objectif des surfaces de cuivre sous les transistors est de dissiper de la chaleur, rajoute éventuellement des zones sur la couche F.Mask de la taille du boitier du transistor pour que le cuivre soit directement exposé et avoir un bon contact thermique  

Nope, c'est juste une surface pour poser ça
https://fr.rs-online.com/web/p/diss [...] r/1898583/

Plop,
j'étais parti sur le format dirtyPCB qui disait de merger PTH et NPTH
La doc de JLCPCB est moins explicite (repompe incomplète du tuto Sparkfun )
Je merge ou pas ? Y'a un risque pour les trous NPTH à proximité du cuivre (je pense à Q1 et Q2)

Sinon KiCAD 4.0.7 qui sort un plan de perçage PDF pas à l'échelle, genre 114%, cette flippe

Pour les perçages faut générer un fichier .drl, pas un .pdf (testé chez JLC).

oui oui
j'ai juste sorti un plan PDF pour faire des vérifs
donc un seul drl avec PTH+NPTH ou 1 .drl et 1 -NPTH.drl

Je sais pas ce que ça veut dire PTH et NPTH mais je viens de vérifier, pour mon PCB j'avais envoyé deux fichiers distincts et cela a fonctionné.

edit: En fait le NPTH est vide, il ne fait que 151 octets.

Plated Through Hole (trou métallisé)
Non-Plated Through Hole (trou non-métallisé)

Ah ok.  
 
Une raison de ne pas faire de métallisation? Pour les trous de fixation cela ne sert pas mais en même temps est-ce que ça pose un problème?
 
Si j'étais toi j'enverrais les deux fichiers distincts, au pire ils en feront un seul fichier eux-même.

 
Il y a certaines pistes qui sortent des pastilles avec des angles aigus qui peuvent former des pièges à acide. C'est plus vraiment un problème avec les techniques de prod actuelle, mais dans le doute perso j'évite.
Tu as des placements qui pourraient être optimisés mais c'est de la drosophilie.

Les acid traps je fais pas gaffe car je sais pas vraiment ce qu'il faut chercher (entre R7 et R13 par ex. ?), si t'as l'occasion de pointer des exemples ça m'intéresse
 
Pour le placement, la dimension du PCB est figée (par les fixations), et comme j'ai viré quelques pans du schéma par rapport au circuit d'origine je me retrouve avec de la place. Du coup j'ai groupé par fonctions (un peu comme c'était). Je me suis dit aussi que c'est ptêt mieux pour la tropicalisation d'éviter que ce soit trop dense
Après c'est sûr, un routage y'a toujours moyen de faire mieux, il faut juste réussir à décider de quand il faut s'arrêter

Dites, j'ai des package de puce qui ont des via au niveau du pad thermique, or ces vias ont un diamètre de 0.2mm.
 
JLCPCB n'autorise que max 0.4mm pour drill hole des vias.
 
Est-ce que cela compte aussi pour les ceux des pad thermiques/puces?
(Logiquement je dirais que oui)

 
Min ou max pour JLCPCB ?
 
Sinon oui on s'en fout que ce soit des via thermique, le fabricant de PCB ne sait pas ce que fait la carte

Soit ils ont une limite sur le perçage à 0.4mm, soit ils ne peuvent garantir un bon placage des via en dessous de 0.4mm. T'as pas d'autre choix que de redesigner avec 0.4mm.

Wait    
 

 
Ce Min. Via hole size, c'est bien le "Via drill" dans kicad?
 

 
Via diameter = Via size?
 
 
Rah , oh zut j'aurais donc pu utiliser des vias plus petites alors  

Au moins le courant passe bien

Ça dépend, tu as laissé le vernis sur les vias?

 
Via drill = diamètre de perçage.
Après sur le diamètre de perçage il y a la subtilité de savoir si tu parles de "finished hole size" = drill diameter + plating ou si tu parles juste du drill diameter.
 
Sur l'image le via diameter correspond au diamètre du pad. Sachant que tu dois aussi respect une largeur minimum de cuivre.
En l'occurence pour JLPCB c'est 100µm de cuivre mini : Via diameter(min) = drill size(min) + 2x copper width(min)   --> 400µm = 200 µm + 2 x 100µm.
C'est le fameux "annular ring" d'Eurocircuit    
 
 
 

Ok merci

Bon vais alors corriger ca sur mon circuit, en gardant une marge de sécurité.

On est d'accord, pour les bus hautes fréquences (genre USB) sensibles à la capacitance et impédance, plus les vias sont petites, mieux c'est?

Qu'en est-il du via stitching partout sur le PCB et bordure dont je parlais plus haut?

EDIT:
Question additionnelle tant que j'y suis.

La partie du bas ne sert que de pad thermique, il n'y a pas de puce dessus (il est également situé au dessus de la base de l'antenne LTE d'un autre PCB, donc sensible aux interférences).
Est-ce que je devrais enlever le "copper fill/pour" 3.3V (L3) sur cette zone la? Bref, ne garder que la masse sur les couches extérieures.

 
Regarde la pistes C9/R19. Reproduit plutôt ce que tu as fait pour C10/R20.
J'inverserai D6 et D7 pour avoir une piste droite avec R37.
J'ai pas l'impression que la piste D3/R28 sorte avec un angle adéquat de D3. Pareil pour la piste D3/via à coté.
La piste C4/U4 n'est pas top non plus.
 
Sur la face inferieur, je n'aime pas trop les 'Y' de la piste de gauche. Mais bon, ca ne devrait pas poser de problème aujourd'hui.
 

 
C'est pas tant la taille des vias que le fait qu'elles forment des bouts en l'air (stub).
 
Si tu n'as pas besoin de distribuer un rail, pourquoi mettre un plan sur la zone ?
Autant pour la masse, c'est pour une histoire de CEM, autant pour un plan d'alim, c'est inutile (sauf pour l'effet capacitif mais autant poser un condensateur).

Je pensais justement à ca (il y avait une video sur eevblog à ce sujet).

Ok, j'enlève alors

edit:
mmh, j'enlève le fill/pour, ou je remplace cette partie par de la masse? (pour améliorer la conductivité thermique entre couches?)

Hello
 
Dites, j'ai lu que le T962 @180€ c'était de la m**** , même en y apportant des modifs.

 
Par contre j'ai lu que le QS-5100, certes plus cher, n'avait pas les défauts de son petit frère et était bon à l'usage, out of the box.

 
 
 
Vous confirmez?

J'ai le T-962 et j'ai aucune soucis.
Ils ont corrigé pas mal de choses entre les premières versions et celles vendues actuellement.

Il me semblait justement que le T-962, c'était le bon plan.
Après, je n'en ai pas, donc je ne peux pas juger.
 
PS: tu t'es trompé de topoc. Poste dans celui des conseils sur le matos. ²

Il y a un topic matos?  

https://forum.hardware.fr/forum2.ph [...] w=0&nojs=0

Ah cool

Merci d'avoir pris le temps de me faire un retour
 
update
 

 

 
Ma grille est un peu violente (0.635mm), du coup ça rend pas super l'embranchement sous C11

je cherche un gars sur la région lyonnaise capable de designer des PCB (contre rémunération).
la premiere étape serrait de faire ça :
 

Hello

J'ai une petite question toute bête.
J'ai une capa 0.1uF de découplage juste en entrée du Vcc d'une puce. Or cette capa se trouve de l'autre côté du PCB par rapport à la puce. Quand je fais passer une via de la capa au pin Vcc, la via prend naturelle le net "3.3V", bref elle est branchée à la couche interne 3.3V.

Or ce n'est pas ce que je veux. Enfin j'ai cru comprendre que c'était pas bien. Bref comment je fais pour faire en sorte que cette via ne fasse que traverser le PCB?

Je ne lui attribue aucune net dans ses propriétés?

Un via  

Quel logiciel ?

Je vois pas ce que tu veux faire perso, c'est ça ? à gauche ta situation actuelle, à droite ce que tu souhaite faire ?

(la capa a bien une pin au GND et l'autre au 3V3/VCC, hein, c'est du vite fait)

Kicad
Oui, j'aimerai passer sur la config de droite
 
 
 
Sinon, autre petite question. J'ai ces 3 PCB à fabriquer chez JLCPC, vous me conseillez de les panéliser? Si oui, comment ?

 
(Les 2 de droite ne sont pas encore finis)