Reprise du message précédent :
C'est clair qu'au vu des specs, L2 L3 et surtout stepping, ça ressemble à des vieux rebus de BD ES, qui ne sortirons donc jamais.
A moins qu'ils soient réservés aux OEM (friands de ce genre de bouses infâmes) et renommés en Phenom pour pas faire de mauvaise pub aux FX ?

Tu veux dire ? Les ES pour les OEM ? Non !

Ou renommer un FX castré (genre tu as le quart de L2, moins de L3) aux OEM ? Ptet bien. Mais dans ce cas, ça serait "B2" au moins ;(

Non j'ai dit ES ou OEM
Mais vu les step j'pense également à la première hypothèse pour la même raison que tu évoques.

je viens d'avoir un choc ici. Si ce PH II x8 sort, je l'achète directement.

Même si c'est un Zambezi renommé ? L'habit ne fait pas le moine

Ils ont déjà eu ce genre de pratique avec les athlon 64 x2 5000+
Normalement on trouve pas de core deneb pour ces athlons.
 

 
 
J'ai surement raté un épisode, mais c'est quoi ces données sur le cache L2 des Buldo ?
Des 8120 et 8150 qui se retrouvent à 2MB? contre 4 pour un 4100?  
 
Même en OEM, je comprend pas l'intéret..

Faire des tests sur les BIOS et les différentes révisions de PCB
Toussa

tombe pas dans le panneau, maerens ! enfin.. Pertinent

 
oui je me doute qu'ils peuvent maquiller le truc.
 

2ème édition

Je ne vois pas de quoi tu parles  

moi non plus

qu'est ce que c'"est que ces cachotteries.

 
  Pourquoi AMD aurait-il tronqué le L2 de ses FX-8 ? Il ne manquerait plus que ça, tiens...
 
http://www.cpu-world.com/CPUs/Bull [...] -8120.html

C'est les millions de transistors en moins

Ben oué, a moins qu'il y est une erreur sur le lien que publié, je comprend pas.

http://tof.canardpc.com/view/8bbe7 [...] 5e9cda.jpg

Il y a effectivement une erreur dans le lien que tu fournies

C'est pas moi qui l'ai fourni...  
C'est Invité_Surprise qui l'a publié.  
 
C'eeeeest paaaaas maaaaa fauuuute !!

 Tout le monde espere voir des caches tronques histoire de gagner en rapidite.

Bien malin celui qui peut affirmer que le "problème" des FX vient de la rapidité des caches.

+1.000

De toute façon ça ne changerait rien au problème, le L2 est déjà plus lent que le L3 de Sandy et le L3 est asthmatique.
 
Mais est-ce réellement à cause de la taille, ou tout simplement la conséquence d'un problème tout autre?

Tu n'as plus qu'à prendre ta loupe et..........hein non rien en fait.

Qu'est ce que tu appele "probleme" ?

Leurs performances pourries ?

On ne parle pas des consequences mais de la cause.

On va le faire comme ça alors : "Bien malin celui qui peut affirmer que la cause des performances pourries des FX vient de la rapidité des caches".

non plus

Assez rapidement, quand on se demandait qu'est ce qui a foire dans ce proc, il se disait qu'en fait, c'est pas UNE raison, mais plein.
Une chose est certaine, la latence pourrie des caches du bulldo n'arrange rien.
Revenir a des chiffres plus proches ne serais que du Phenom II impliquerait un gain en IPC certain.

Encore les caches. Pourtant, MystérieuseX nous a déjà donné la réponse

J'avais pense a toi en ecrivant mon post prededent ....

²²

 

 
Tu l'aimes ton Marc hin
 
 

Et je dois répondre non

si on veut l'obliger à bencher 20h par jour comme à la bonne époque faut bien le forcer un peu

Il n'y a rien qui foire alors ?
Il est tel que conçu alors ?

je ne parlais que de sa vision "Cache & IPC".

Alors le cache n'impacte pas l'IPC ?
Alors kèskeç ?

Y'a pas que les caches.
Le front-end est nul.
 
Quand y'a 1 thread à décoder, ce thread dispose d'un décodeur de plus que dans l'archi Stars, mais comme il y a une unité INT de moins on se retrouve avec plein d'instructions prêtes à être exécutées mais pas assez d'unités pour les traiter.
 
Quand y'a 2 threads à décoder faut diviser les décodeurs en 2, ce qui en donne 1 de moins par thread vs Stars.
 
Avec 1 thread c'est du caca de lama albinos putréfié.
Avec 2 threads c'est du caca de lama albinos putréfié.
 
Le seul truc qui aurait pu sauver AMD c'est d'avoir implémenté le Cores-Fusion. Le front-end aurait alors vu un module (2 cores) comme 1 seul core, et aurait alors pu décoder un thread avec 4 décodeurs, puis traiter les instructions avec 4 pipelines INT au lieu de 2. Sans compter que le bloc FPU aurait été totalement sous le contrôle de ce thread, y compris la totalité du L2, ce qui aurait propulsé les perfs au sommet du Kilimandjaro.

De plus si ta tante en avait ...