Reprise du message précédent :
Le bulldozer semble plus complexe mais aussi plus efficace (semble hein )

Il est à priori plus complexe, mais le schéma est (volontairement?) flou en fait...
 
On ne sait pas si les 4 "int pipelines" sont des ALU à part entière ou simplement des pipelines spécialisés comme au sein des actuels CPU, et si on a bien affaire à 4 vraies ALU, la complexité est sensiblement supérieure mais les perfs peuvent l'être également, en admettant que ça n'implique pas une fréquence trop faible.
 
D'un côté, on met 8 CPU RISC et 2 FPU SIMD 128bits, de l'autre un tas de pipelines spécialisés mais partageant les mêmes voies d'accès.

Selon les brevets déposés par AMD il est possible que 2 ou les 4 pipelines INT puissent remplacer les unités Load et Store.
 
On a donc 3 possibilités:
a. 2 ALU + 2 LSU (Config habituelle)
b. 2 ALU + 2 [ALU/LSU]
c. 4 [ALU/LSU]
 

Humm chaque minicore d'exécution aurait son propre planificateur ? Seuls le chargement et le décodage seraient partagés ?
 

Bah ils ne vont peut être pas réinventer la roue à chaque fois. Cà parait possible d'avoir une évolution d'une architecture assez récente qui fonctionne bien.

Oui, çà ressemble plus à ce que fait AMD habituellement, les autres configurations font plus inteliennes.

C'est surtout le L2 exclusif qui me chiffonne je t'avouerai.

NEWS: Le premier Fusion d'AMD, le Lliano, sortirait au 2e trimestre 2010 au lieu du 1er trimestre 2011 -> Lien
Ce qui veut dire que le Bulldozer sera peut-être lui aussi en avance...
 
Traduction libre: "News concernant AMD stop. Fusion AMD et ATI arrive en avance stop. L'annonce a été faite à Pékin stop. L'APU arrivera au 1er semestre de l'année prochaine stop. Il sera gravé en 32nm stop. Aura 1 milliard de transistors stop. Cet APU changera les règles du jeu stop."
 
 
 
Un autre slide à propos du BD :

Réduction du leakage de 95% en idle lorsque le niveau C6 est activé, et élimination totale des pertes avec le niveau CC6.
Ajoutez à cela le 32nm, le High-K et les portes métallique (Gate First), et ça va donner un CPU qui ne consomme presque rien au repos.
 
 
 
Un début d'explication du pourquoi que l'archi actuelle d'AMD n'est pas aussi performante que celle d'Intel:

Si AMD a amélioré la latence de ces instructions, ça va faire beaucoup de bien au Bulldozer.

C'est du chinois pour moi cette news... ok elle était facile

Euh elle date d'avril '09, ta niouz...

That Is So Interesting !!
 
EDIT: il FAUT renverser la vapeur !!

La NEWS c'était les 2 premières lignes de mon post.

dsl

J'ai trouvé la source du schéma du BD que j'ai posté dans la page précédente.
 

 
 
 
Comparaison d'une core de Phenom II s'il était gravé en 32nm, et un core de Westmere en 32nm. Les 2 avec la même quantité de cache.

On peut constater que même si un module "Buldozer" est 50% plus gros, il sera plus petit qu'un core de Westmere.
Autrement dit, 2 cores INT + 1 core FP/SIMD chez AMD seront plus petits qu'un core INT + 1 core FP/SIMD chez Intel.
On peut en déduire que pour une taille légèrement plus petite qu'un core de Westmere, le Buldozer offrira environ 50% plus de perfs.

Si AMD nomme ses CPU en fonction de leur nombre d'unités INT, un X4 sera équipé de deux modules Bulldozer . Or, un module BD gère deux threads moins efficacement que deux cores distincts, donc un SNB quadcore comme lui aura des perfs identiques en théorie ... et là, ça foire tout

 
Ca veut surtout dire que AMD risque de faire très mal au marché de l'APU que Intel espérait s'approprier rapidement, en effet, Intel sait très bien qu'ils n'ont rien de compétitif coté GPU.
 
Quand aux bulldozer : puisse ta boule de cristal voir juste  

+1  

C'est là où tu fais erreur.
 
Chaqu'un des 2 mini-cores possède une puissance de traitement supérieure à un core de Phenom II.
Et lorsqu'un core s'approprie la totalité du FP/SIMD, alors sa double sa puissance en calculs flottant.
 
Un Ph2 a 3 pipelines INT et 3 pipelines FP/SIMD -> Schéma
Sauf que chaque pipeline INT est différent.
Par exemple, un seul pipeline INT peut faire une multiplication.
Et c'est la même chose pour les FP.
 
Dans le Bulldozer les FP/SIMD sont de type FMAC (Addition et multiplication simultanée non).
On voit tout de suite l'avantage qu'ils offrent.
Et lorsqu'on associe les 2 pipelines FP à un des 2 cores INT les perfs explosent.
Par exemple, s'il n'y a que 4 threads à exécuter, chacun d'eux peut avoir son propre module et 256 bit de FP.
 

J'ai rien compris .  
 
Bon, le truc à retenir là-dedans, c'est qu'un sous-coeur est plus performant qu'un coeur K10.5 .
Le problème, c'est que s'il est trop peu davantage performant, il sera massacré par la concurrence d'Intel .
Parce qu'actuellement, les coeurs Nehalem sont plus performants que les K10.5, et que la différence ne fera que s'accentuer si l'on compare un K10.5 à un SNB . Donc si un sous-coeur BD = un coeur Nehalem, ça peut le faire, mais ça m'étonnerait un peu .  
 
Je pense qu'un coeur peut gérer un thread . Peut-être que c'est cette équation qui m'empêche de comprendre ? Dans ton exemple, tu dis que quatre threads peuvent être gérés par un module pouvant gérer au maximum deux threads . Donc, en fait, un monocore peut gérer plusieurs "microthreads", et un dualcore peut allouer chacun de ses cores à un thread comprenant plein de microthreads .
 
Et dans le cas de BD, l'architecture employée par AMD permet d'exécuter ces microthreads avec davantage de vélocité . C'est ça, ou je me plante total ?

en entier tu veut dire

J'aime bien Wirmish mais c'est pas un peu le fils caché de Paco Rabanne et de la madame Irma du forum ?

Est ce que toutes tes prédictions se sont révélées juste jusqu'à ce jour

En tout cas je l'espère

Mais ça parait vachement rapide comme sortie. Qui va cheter des Magny Cours si ils sortent juste après ???

C'est comme ça que j'ai compris leur schéma personnellement, mais c'est pas garanti du tout...
 
Chaque pipeline int recevrait ce que tu appelles un micro-thread, plus communément appelé flot de µOps, généré par l'étage décodage/dispatch. Partant de là, on peut voir des threads converger ou diverger comme je le disais, et potentiellement 1 thread serait en mesure d'utiliser la totalité des pipelines d'exécution du module bulldozer.

Et c'est le décodeur (fr de scheduler ?) qui détermine le nombre de "flots µOps" ?
'Y va galérer, le décodeur, s'il est partagé entre les deux cores ... certes, il est conçu pour, mais qu'est-ce qu'AMD a donné à son décodeur pour qu'il puisse faire ça sans s'emmêler les pinceaux ?
 
Par contre, s'il peut pleinement exploiter les pipelines d'exécution du module pour 1 thread, là, par contre, je comprend mieux que ça puisse fonctionner plus rapidement .

1*
scheduler = planificateur
 
schedule (skédjôle): planifier
 
dans le contexte de :
horaire, agenda...
 
 
2*
Perso, je répondrai les Parity Bits ou bit de parité, ils s'en servent déjà sur le PCI-Express x16 2.0, a cause de sa fréquence très élevée..ils codes les bytes (Octets) avec un bit de parité pour démêler le chignon, comme un noeud coulant si vous préférez, de tel sorte que tout les bytes rentrent dans le bon ordre lors du traitement des données, Si et Seulement SI, un mélange c'est malencontreusement opéré durant le transfert..

Zack tu m'impressiones par ton dévouement à vouloir comprendre ce que Wirmish, Gigathlon et NORADII écrivent x)
 
moi ma compréhension a été proche du 0 absolu

 
Hum . Donc, si je comprend bien, le scheduler est encore une autre composante de l'étage supérieur contenant entre autres le décodeur .
 
Et dans le cas du ... scheduler (bah au final il doit passer avant le décodeur, ou après ... ?), les bits de parité servent de repère pour déterminer l'endroit où les données et les instructions qui vont avec lui doivent être acheminés ? Par exemple, deux threads arrivent au module BD, et grâce à ces bits de parité il va savoir quels trucs envoyer à quel core ?  
 

 
Tu comptes continuer à les lires sans rien comprendre ? Moi, non . Le problème, c'est que je consacre plus d'énergie à ça qu'à apprendre mes cours xD

 
Tous les slides AMD présentent le Llano pour 2011. De toute façon le 32nm globalfoundry ne sera disponible qu'a la fin Q3 2010 dans le meilleur des cas....
 
L'architecture buldozer semble présenter assez peu d'intérêt, partager les unités FPU de 2 coeurs ne faisant gagner que très peu de transistors.
La présentation d'AMD est biaisée par le fait qu'ils font une comparaison du rapport transistors/puissance avec unité bi-coeur ayant la même quantité de L3 (et non le double) qu'une unité K10.5
 
Peu importe les architectures actuelle AMD et INTEL sont assez proches, la ou la différence est importante c'est sur la technologie de gravure, le 45nm non Hk d'AMD valant à peine le 65nm INTEL. Les premiers essais IBM en Hk (en 45nm) étaient bons, le 32nm Hk devrait donc l'être aussi. Reste juste à savoir si ils pourront le produire sans acros fin 2010 comme espéré.
 

"Scheduler", je le traduirais plutôt par "ordonnanceur".
Le décodeur transforme les instructions x86 (complexes) en une suite de micro-instructions. Ensuite, le rôle du scheduler est d'affecter ces micro-instructions de façon optimale aux unités de traitement, quitte à les réorganiser dans un ordre différent de l'ordre initial

Le scheduler a accès à :
 
- un pool d'instructions
- un pool d'unités d'exécution
 
Partant de là, il se démerde pour assigner le plus d'instructions simultanées aux unités d'exécution.
 
Le seul détail ici, c'est que ces instructions ne sont pas des instructions x86, puisqu'elles sont traduites en âmont par l'étage de décodage, qui lui est commun aux 10 pipelines (2x4 int, 2x fp 128bits).

Bah, ordonnateur et planificateur sont grossièrement des synonymes . Tous les deux visent à coordonner quelque chose .  
 
Donc, les données expédiées au CPU sont d'abord décodées, puis réogarnisée par le biai du scheduler . Je suppose donc qu'il doit bien y avoir un scheduler en sortie aussi, pour réorganiser les instructions+données qui auraient été envoyées à traiter dans un ordre différent de l'original ?

C'est un peu plus "simple" que ça en fait, l'ordre d'exécution n'a tout simplement aucune importance.
 
Il est important d'exécuter certaines instructions avant d'autres, mais le scheduler prend ça en compte avant de dispatcher le boulot, quand il le peut (prédiction de branchement et compagnie).

 
Faut voir si ça te pénalise vraiment en cours ou pas, moi je serais mort si j'apprenais encore un peu moins que le peu que j'apprend.
Et puis toute façon tu nous feras une traduction en première page  

Damned j'avais pas pensé à ça  
Pas grave, je changerai rien sous prétexte que c'est plus lisible sans vocabulaire technique

 
Qui se charge de réorganiser le flux de données+instructions exécutées, alors ?

Bah personne, puisque justement elles sont réorganisées par priorité avant l'exécution

Ce n'est pas ce que tu as dit .
Tu as dit que le scheduler les réorganisait de façon à donner le maximum de données+instructions à exécuter aux unités . Cela ne sous-entend pas nécessairement que le scheduler les a réorganisé en ordre de priorité absolue .
Qu'il y ait un ordre de priorité global qui soit pris en compte par le scheduler, soit, mais un ordre au cas-par-cas ?

On va faire très très simple... imagine toi que ce "scheduler" représente quelque chose comme 50% de la superficie du core
 
Ce schéma est une simplification à l'extrême, ils n'allaient pas respecter les proportions quand même?
 
Il réorganise par priorité absolue, MAIS, parfois sur la base d'une prédiction, auquel cas il faut recommencer lorsque le résultat diverge. Ca, c'est commun à tous les CPU spéculatifs. Après, il faudra voir les infos plus détaillées, car là c'est nous qui spéculons, et tant qu'à y aller franchement, autant spéculer sur le fait qu'il ne spéculera pas (exécution simultanée des 2 branches conditionnelles)

On va arrêter sur le scheduler pour aujourd'hui alors

Exactement.

Y'a pas de problème de ce côté là car le Bulldozer n'est pas une révision du Phenom mais une nouvelle archi de A à Z.

Tu seras surpris...

Non. J'ai dit que dans un CPU pourvu de 4 modules, on pourrait exécuter 4 threads avec un core INT + la totalité du "core" FP/SIMD (4 x 256 bit). Alors qu'actuellement, 4 threads sur un Phenom II 4 cores ne donne que 4 FP/SIMD de 128 bit, soit 2 fois moins de puissance en virgule flottante.
 

Non. Y'aura qu'un thread par "core INT", et 2 threads par "core FP/SIMD de 128 bit" ou 1 thread par "core FP/SIMD de 256 bit".

Le décodeur peut fusionner des instruction pour en faire des macro-ops qui seront traités comme une seule instruction, ce qui permet d'accélérer encore plus le traitement du code. En fait le Bulldozer aura sûrement trop de pipelines INT/FP par rapport aux nombre d'instructions qui pourront être traités par le décodeur et le scheduler... à moins qu'AMD nous réserve une autre belle surprise.
 
 

Non. La news ne vient pas d'un petit comique mais d'un haut placé chez AMD.
C'est peut-être que le journaliste a mal compris, mais j'en doute.

Ok, on est foutus
 

Y'a bien 1 flèche par pipeline, donc 1 "port", pour reprendre la terminologie Intel, par pipeline, et comme il y en a 4, chacun a son thread (au sens hardware, sa série de paires instruction/données donc).

 
Oui c'est toujours comme ça. Le mec on lui dit qu'AMD produira un pré-sample de test et il s'empresse de relater que la sortie en volume aura lieu...avant même que le procédé gravure du fondeur soit disponible. Ridicule    

c'est peut être un fanboy

Salut,
 
Je laisse de côté le débat technique sur cette nouvelle archi, pas le temps de tout lire et surtout de tout comprendre
 
Par contre je suis sur le point d'acheter un nouveau PC qui me servira principalement à monter un lab réseau assez costaud (avec plein de VM et de l'émulation de routeurs). Dans un premier temps je me fais pas de soucis ça va rouler, par contre quand tout ça va évoluer (vers la voip notamment) un petit upgrade en 6 coeurs sera sans doute pas de refus (c'est hypothétique mais comme y a quasiment aucun bench de virtualisation je fais avec les retours que j'ai eu).
 
Bon bref osef, je pense faire bonne utilisation d'une puissance de calcul importante et répartie sur différents cœurs/thread (du moins j'ai pas envie d'être emmerdé ).
 
Donc deux plateformes me semblent adaptés: 1366 et AM3 (vu le prix d'une P6TSE aujourd'hui je préfère autant prendre du LGA 1366 que du 1156, et puis un Gulftown d'occaz dans 2 ans peut être sympa).
 
Concernant l'AM3, les CM d'aujourd'hui seront à priori compatibles avec le BD, qui à sa sortie tirera sans doute profit d'un nouveau chipset. A votre avis, le fait d'avoir un BD sur de l'AM3 bridera-t-il beaucoup les performances ou il explosera quand même largement un Phenom2 X6 voire le Gulftown ?
 
Voilà, je pense que je me prends un peu la tête pour rien, si ça se trouve le PC va se tourner les pouces M'enfin bon la différence de prix entre AM3 et 1366 est importante donc je me pose la question (mon cœur balançant vers le 1366 et la raison vers l'AM3...)