Reprise du message précédent :

Parce qu'on sait pas faire. A process égal, plus un cache est grand, plus il est lent

Et il y a également une histoire de communication entre les core, non ? Le L2 et L3 servent notamment à ça, tandis que le L1 servirait à alimenter les core en code à exécuter ?

Ca dépend si le cache est partagé. Si le core0 accède à une donnée, elle sera dans le L2, et si celui-ci est partagé, quand le core1 accèdera à la même donnée, elle sera déjà en cache  
Si ce cache n'était pas partagé, il faudrait aller la rechercher en mémoire (plus long) et cette même info serait présente dans le L2 de chacun des cores.

 
Hum interessant, et une incidence sur les perfs par apport au L3 en cas de montée en fréq du NB ?

Bien sur  

J'en ai une autre : source ?

Oui.
 
Faut aussi comprendre qu'en réalité un module contient 2 cores complet (INT + FPU)
Tout le monde sait qu'il y a 2 cores INT qui sa partagent "1" core FPU de 256 bit.
Mais lorsque les 2 cores accèdent simultanément au core FPU, celui-ci se scinde en 2 FPU de 128 bit.
Autrement dit, dans un module on a deux fois ceci: 1 core INT + 1 FPU 128 bit.

Y'en a pas, pour la simple et bonne raison que sa fréquence est indissociable de celle du contrôleur mémoire, qui lui-aussi profite bien de la montée en fréquence
 
Pour le L2 des Athlon Slot A par contre ça doit pouvoir se trouver.

+1

+10

what a shame

 
Cette petite déclaration renferme des trucs forts intéressants.
La 2e version de Bulldozer risque de tout faire exploser.
 
EDIT: Il y a fort à parier que cet article ait un certain rapport avec cette déclaration.

 
Euh et c'est pour quand "environ" cette fameuse seconde version ??
Car déjà je lutte pour attendre la première....

Une image vaut 1000 mots ...

Ah, c'est donc pour... un jour

C'est pour le 22nm, et le 22nm c'est pour la fin 2012... soit 3 jours avant la fin du monde.

 
J'ai pas bien compris ce que la V2 de Bulldozer aura d'explosif par rapport à la V1 ...
La gravure de 22nm, mais ensuite ?
 

 
Ehoh, la fin du monde c'est prévu pour le 21/12/2012, on aura par conséquent un peu de temps pour profiter ..

En gros GF va ajouter du carbone (eSiC à ~1.85%) à sa recette qui contient déja du germanium (SiGe).
À moins que le carbone ne remplace tout simplement le germanium.
Et entre les branches j'ai aussi entendu parlé de l'utilisation du phosphore...

Ensuite ça parle de TSV, c-à-d un CPU dont une des couches contiendrait de la mémoire.
Ce sera certainement de la mémoire de type T-RAM puisque la Z-RAM a été mise de côté par AMD.
On pourrait donc multiplier par ~2.25x la quantité de cache pour une même surface, et sa conso serait divisée par ~2.5.
En 22nm, dans une puce de la taille du Phenom II (243mm²), AMD pourrait facilement intégrer une couche de 64 Mo de T-RAM.
 

AMD Tic-Toc Strategy
2010: Opteron 6100 = Magny-Cours @ 12 cores. (2x Istanbul en MCM)
2011: Opteron 6200 = Interlagos @ 16 cores. (2x Valencia en MCM)
2012: Opteron 6200 = "Inconnu" @ 20~24 cores. (Nouveau chipset + socket)
2013: Opteron 6300 = "Inconnu" @ ≥24 cores.
 
La source -> ICI

 
Et tu as oublié que la mémoire T-RAM a également de meilleurs performances en écriture aussi bien qu'en lecture . On aurait par conséquent un énorme cache très rapide, peut-être assez pour qu'AMD vire les plusieurs étages pour ne faire qu'un seul étage de mémoire cache . En revanche, je vois mal ce que le carbone vient apporter à la recette ... ? Je m'y connais pas trop en chimie électronique ...

merde ... bon moi ce qui me plait ce qu'ils avancent les tests procéduriers de la prochaine génération de transistor sont lancé, ce qui écartera pas mal de bug et autres émulsion moyannaise sur nos CPU AMD d'après Bulldo v1.x

1 seul étage de cache c'est pas forcément intéressant, de même qu'un cache très rapide ou énorme.
 
Le problème, c'est surtout d'avoir un bon hit rate dans le cache, ce qu'on peut obtenir avec un cache plus gros mais aussi avec une associativité plus grande (mais du coup il est plus compliqué à gérer et potentiellement plus lent) et une meilleure prédiction.
 
Plus le hit rate d'un cache est élevé, moins il est utile d'en avoir un autre (généralement plus gros) derrière.

le fonctionnement d'AMD dans son Cache, Alors

D'ailleurs, en ce qui concerne la prédiction de branchements ...
Cela consomme un peu de mémoire cache pour consulter l'historique ?

Je ne crois pas que l'historique soit stocké dans le cache L1, c'est à part

Oui, il y a une file circulaire (si je ne me gourre pas de nom... quand elle est pleine, l'entrée la plus ancienne est éjectée, toutes les autres sont décalées et la nouvelle prend le dernier slot) qui maintient un historique hors du cache.
 
Sur cette toph on voit bien des blocs de SRAM qui ne font pas partie des caches (5 clairement identifiables car identiques au L1).

Un post à propos du Bulldozer -> ICI
 
Si c'est pas du fake alors ça augure très bien pour les perfs du Bulldozer.
Si c'est du fake alors le mec qui a écrit tout ça s'y connait en archi et avait du temps à perdre.

ça arrive souvent surtout dans les bureaux
.. mhm

Et ça dit quoi ?  
 
J'ai pas le niveau, et les traducteurs ne sont guère meilleurs que moi ...  
 
Ca parle de prédiction de branchements, et après j'arrive plus à suivre

Ca remet sur le tapis l'hypothétique utilisation des pipelines int pour les instructions SSE... int (un truc dont on avait dû parler au début de ce sujet), mais à part ça il y a beaucoup de choses assez suspectes.
 
Les caches annoncés sont par exemple assez bizarres avec des L1D de 16ko + trace cache et L2 de 2Mo. Si effectivement des caches L1 et L2 réduits sont envisageables, ça ferait par contre un énorme changement dans la taille du module, mais des L2 aussi gros...
 
Le reste parle de gestion de l'énergie, et là encore il y a des choses pas très nettes, genre la désactivation d'une partie du L1D qui est à mon avis issue d'un certain coup de téléphone trans-méditerranéen.

 
 
Euh, les pipelines INT ne sont pas déjà censés pouvoir gérer les instructions SSE ?

Actuellement c'est considéré comme faisant partie de la FPU, et ça l'est en quelque sorte.
 
Certes, c'est pas la FPU en elle-même qui fait ces opérations SSE Int, mais l'unité s'en chargeant est intégrée dans le bloc "FPU".
 
Intel a déjà un peu changé ça, AMD semble juste aller au bout de la chose, ce qui d'ailleurs contredit quelque peu la mention de la présence de 1 ALU + 1 AGU par pipeline int, puisque la génération d'adresses n'est pas franchement systématique et ça représenterait donc un certain "gâchis"...

Le mec semble s'y connaitre un peu plus que la majorité des trolleurs.
Donc, pour l'instant je classe ce post dans la catégorie "envisageable".

En effet, mais 2Mo de L2 par module c'est juste carrément trop, je vois mal AMD s'amuser à coller 8Mo L2 et 8Mo+ L3.

2 Mo de L2... qui est partagé entre 2 cores... ça fait 1 Mo par core, soit la même chose que dans le Regor et le futur Llano.
Quand au L3, hé bien il est possible que la T-RAM soit une explication...

Sauf que Regor n'a pas de L3 et à priori Llano non plus...
 
Par contre, 2Mo au total soit 512ko par module ça serait plausible. Ca ne sert strictement à rien d'avoir un L2 énorme si il y a un gros L3 derrière.

Et si AMD décidait de lancer une version sans L3 comme l'Athlon II ?

Ca serait à mon avis une erreur.
 
L'Athlon II sera remplacé par Llano, le core Bulldozer sera destiné aux segments supérieurs et il risque d'avoir bien besoin d'un gros L3.

 
   
 
Le core K10.5 est un peu plus puissant que le core Bulldozer, on peut par conséquent comprendre qu'il lui faille davantage de mémoire cache L2 pour ne pas être limité . Et par déduction que le core Bulldozer a besoin de moins de mémoire cache L2 : 512Ko apparaît donc comme probable ... Malgré tout, on peut envisager 1Mo parce que le core Bulldozer pourra gérer plus de jeux d'instructions -j'ignore bien si la multiplicité des jeux d'instruction influence ou non le cache- .
 
Quand à la Thyristor-RAM en L3, tout à fait improbable : le L3 serait plus rapide que le L2, resté en SD-RAM ...  
 
Et comme l'a dit Gigathlon, il est très probable que le Bulldozer ait un besoin absolu d'un gros L3 ... de toute façon, je vois mal comment il pourrait s'en sortir convenablement avec 4 modules sans mémoire cache virtuelle unifiée ...

C'est aussi ce que je croyais au début... mais maintenant j'ai changé d'avis.    

J'imagine que ce changement d'avis est dû à la prise en compte d'une flopée de nouveaux jeux d'instructions . A moins que le core Bulldozer n'ait un pipeline très très long ... mais ça m'étonnerait un peu .

Qu'est ce qui te fais dire ça ?