Reprise du message précédent :
-t'a dire ?  
 
Je vois tellement pas ce que c'est que t'en mettrai devant moi que je les reconnaitrait pas ...

mhmmmmm...
Ce sont des pistes en cuivre, jouant le rôle des fils électriques mais sur ta carte-mères
mieux compris ?

Piste cuivrée . OK !  
 
Et, euh, si leur fonction n'est pas de transmettre les électrons, c'est quoi ??

si, si, mais au sein même d'un processeur, certaines d'entre elles ont des fonctions distinctes...
 
( mais tu découvrira tout, plus tard )
             \|

 

Tssk .  
 
Je ne demande pas à connaître toutes les lanes qui parcourent un die CPU . Il doit y a avoir autant que de transistors !

malheureusement vrai

Et çà transmet quoi ? Des photons ? Des positrons ? De la matière noire ?

C'est pour créer un noyau de tritium  

Cà accélère les particules alpha aussi, et internet aussi

Non, c'est plutôt un agencement de molécules formant du Naquadah.

Un CPU pour l'équipe SG1

non des informations de commande parallèle, des commandes relais lane/by/lane, des checker qui verifie le fonctionnement en amont avant de transmettre a leur tours, etc... plus quelques trucs que je découvre au fur et à mesure, dans mon boulot

Et c'est quoi ton boulot ?  
 

"apprenti" Schématographe (Newbie en 7ème années ): ceux qui conçoivent (dessinent) une puce en fonction des désirs du client  
pour devenir ingé-miniaturiste (micro circuit & circuit imprimé )
 

tout s'explique

On apprend des mots tous les jours

ouais, comme "conçoivent"
 

ouarf.. ça va hein !

 
En effet, bien des choses s'expliquent ...
Tu es formé !!  
 
Par contre, avec ce genre de taf tu n'iras bosser ni chez AMD, ni chez Intel, ni chez nVidia, ni chez ATi, ... Dommage, tu aurais pu constituer une taupe potentielle chez eux, mais tant pis

perso si j'arrive a finir embauché dans ma boîte actuelle ça sera déjà kek chose
 
bref..
/HS OFF

Je propose de speculer sur les prix.
 
Si j'en crois le tableau donné plus loin, la solution d'Hyper-threading by qu'a choisi AMD est très performante mais aussi très coûteuse.
 
Une idée des processeurs disponibles (modèle toußa) et de leur prix respectifs ?

Ca peut être très performant, ou sans grand intérêt
 
Niveau coût (en terme de transistors) c'est quasiment pareil que de multiplier des cores Stars, donc 4 "modules" correspondent à 8 cores K10.
 
Maintenant, pour que ça soit réellement intéressant, je pense que le découplage du décodage et de l'exécution doit impérativement être total, sans quoi les perfs elles-aussi seraient quasi identiques.
 
Côté prix, tout dépendra de la compétitivité de la bête, mais je le vois bien se placer dans la même gamme de prix que les Lynnfield actuellement.

Si le coût augmente et que les perfs suivent, moi ça me va.    
 
Ajout d'un core INT dans un module de Bulldozer = 12% d'espace en plus pour un gain de perfs de +80% avec 2 threads.
Pour comparer, l'HyperThreading d'Intel nécessite 5% plus d'espace par core, pour des pertes/gains d'environ -10% à +25% avec 2 threads.
 

 
Un schéma de plus...

 
 
Quelques chiffres sur le Bulldozer (possiblement fake) :
· Core : Cache L1 = 64 Ko
· Module (2 Cores) : Cache L1 = 128 Ko, Cache L2 = 2 Mo
· Zambezi/Orochi (4 Modules) : Cache L1 = 512 Ko, Cache L2 = 8 Mo, Cache L3 = ??

 
Ce que tu appelles core INT, c'est bien l'un des deux cores d'un module ?
 

 
En ce qui concerne le cache L3, il est apparamment question de 8Mo . Ce qui semble en tout cas suffisant pour 4 modules .
Par contre, j'ai vu ailleurs que la mémoire cache L2 présumée d'un module serait de 1Mo ... ce qui apparaît comme raisonnable, étonnant donnée que cela laisserait 512Ko à chaque core, qui sont moins puissants que les actuels core K10.5 Stars pourtant équipés de 512Ko (et ça ne les pénalise pas vraiment, donc la ^m quantité de cache L2 sur des cores moins puissants ne peut pas les limiter ) . On aurait donc un total de 4Mo de mémoire cache L2 pour un CPU Bulldozer quadri-module ... plus 8Mo de L3 .
 
Pour la L1 c'est un peu plus compliqué : les actuels core K10.5 Stars possèdent 64Ko de data + 64Ko d'instructions, soit 128Ko au total . Je ne pense pas qu'AMD régresse avec Bulldozer en offrant aux futurs core Zambezi ou Orochi seulement 64Ko de L1 total par core, donc pour moi ce serait plutôt 128Ko par core, comme aujourd'hui .
 
Hélas, avec ce raisonnement, Bulldozer me paraît un peu bancal au niveau de la répartition de la mémoire cache ...
AMD maintiendrait la L1 comme aujourd'hui, en limitant le L2 du module à 1Mo ?

N'oublie pas qu'actuellement les caches sont exclusifs en dehors du L3 qui a un mécanisme un pwal difficile à qualifier (c'est exclusif, mais pas tout à fait, mais un peu exclusif quand même, mais en même temps un peu inclusif... )
 
Pour BD on ne sait pas encore ce qui sera retenu concernant les L1 et L2, le L3 restera probablement inchangé (Intel a fait +/- la même chose).
 
Quoi qu'il en soit, le L3 devrait être supérieur à la somme des L2, je vois bien du ((64ko+64ko L1)*2, 1Mo L2)*4, 8Mo L3. Un petit montage sur la base de Thuban montre que ça tiendrait dans un die de taille comparable à Deneb.

Exclusif ? Inclusif ?
 
Tu pourrais m'expliquer ?

C'est le exclusif de "ou exclusif".
 
Dans une hiérarchie de caches inclusive, chaque niveau de cache contient une copie des niveaux précédents, donc si on a 32ko L1 et 512ko L2, en réalité on n'a que 512ko de cache, pas 544, mais 32ko sont plus rapides que le reste.
 
La hiérarchie exclusive exclue le contenu des niveaux inférieurs, donc un total de 544ko de cache.
 
Avec un cache partagé, il est impossible de rester exclusif, mais un L3 partagé entre 4 modules/cores ayant une quantité de L2 non négligeable impose de ne pas le faire inclusif, car sa capacité devient alors ridicule.
 
Un L3 exclusif de 8Mo avec 4Mo de L2, c'est 12Mo de cache, à ceci près qu'il est impératif de penser à conserver une copie en cas d'accès concurrents, d'où un fonctionnement hybride.

Aaaha, je comprends mieux, merci de l'explication Gigathlon .  
 
Par contre, est-il correct d'additionner simplement la mémoire cache, puisque par exemple la L1 ne peut contenir que data + instructions, alors que L2 peut contenir d'autres trucs (comme quoi, d'ailleurs ? ^^) ?

Non, à part data et instructions, il n'y a rien d'autre  
On parle de "cache data"/"cache instructions" quand le cache est limité à un type d'information, mais data+instructions, tu couvres tout ce que peut recevoir un processeur.
Souvent, on a un L1 pour les data et un autre L1 pour les instructions (d'où l'intérêt de faire la distinction), alors que le L2/L3 ... /RAM contient un mélange des 2

Et comment expliquer que le L1 soit minuscule comparé au L2, par exemple ?

Tu me fais penser que j'ai complètement oublié de regarder si les caches autres que L1 pouvaient contenir des instructions...
 
Dans tous les cas la RAM ne contient forcément que des données, c'est juste que certaines s'avèrent être des OpCodes. J'ai arrêté d'étudier les CPU bien avant d'en arriver à des bestioles modernes, et même si il y a beaucoup de similitudes, pas mal de choses n'existaient pas sur des antiquités type Z80/6809... un CPU moderne c'est vraiment une usine à gaz à côté.

C'est lié au rôle du cache: plus il est petit, plus il est rapide, et plus il est "profond" dans le processeur, plus il doit être rapide. Le principe a été poussé à l'extrême avec le trace cache, qui stocke non pas des instructions mais des µOps.
 
Sur les CPU x86 de 4e et 5e génération la distinction se faisait au niveau de la fréquence également, le L1 tournant à la fréquence du CPU alors que le L2 tournait à la fréquence du FSB.

Les "Instructions" en question, c'est le code x86, tout simplement. Donc évidemment qu'il y en a dans le L2/L3 ... RAM*  
 
Un cache sur les µInstructions, c'était le principe du trace cache des P4. On a vu passer un document (ici ou sur le topic Bulldozer ? ) qui parlait d'un "L0" et on se demandait si ce n'était pas ça
 
* je parle de nos PC, il y a peut être eu dans l'histoire des machines avec des RAM distinctes data/instructions

 
Et là c'est encore le cas ?

Pour les PHENOM II :
 
L1 : Fréquence du CPU
L2 : Fréquence du CPU
L3 : Fréquence du NB

Oulà, ca remonte au Pentium, cette histoire  
Le L2 était facultatif et extérieur au processeur (une barrette à installer sur la carte mère)

Et plus il est rapide, plus il est couteux en transistor.
(Rapide = faible latence)

Euh, en fait, je voulais parler de l'utilité de plusieurs niveaux de cache ...
Pourquoi on ne fait pas simplement 1 niveau de cache énorme et rapide ?

Comme l'a dit le ptit Bebert (:o), c'est toujours plus ou moins d'actualité pour le L3, qui tourne à la fréquence "uncore" (Intel) ou "northbridge" (AMD).
 
La distinction se fait surtout sur la latence, l'accès au L1 doit être le plus rapide possible, le L3 doit juste être décemment plus rapide que la RAM (et à 40+ns de temps d'accès, c'est relativement facile )

Parce qu'on sait pas faire. A process égal, plus un cache est grand, plus il est lent