Reprise du message précédent :

Et donc ?
Ah oui, les latences sur 3 instructions sont moisies donc BD < X6

 
Y en a qui insistent....
Le type d AMD a dit que l IPC augmente...
Si t est pas capable de comprendre cpmment ils ont fait, on y peut rien;
mais c pas la peine de continuer avec ce genre de ragot.
 
C est marrant, il semble que sur tous les forums geek, y a un type qui
repand cette debilité...
 
Intel employees ???....

Mais DL les PDF et lit les... quasi toutes les instructions sont plus lentes sur Bulldozer que sur Phenom...

Là où t'as faut c'est que la latence qu'indique le PDF c'est le temps d'execution des µOps par l'ALU ou la FPU. Donc tout ce que est Fetch/Decode/Scheduling & accès aux cache ce n'est pas inclu.
 
Donc même si tout le reste est drastiquement plus rapide et compense c'est quand même dommage d'avoir des unités certes plus flexibles, mais jusqu’à 2,5x plus lente pour certaines instructions.

 
Quelques extraits de datasheet Intel à ce propos
 
 
Latency — The number of clock cycles that are required for the execution core to
complete the execution of all of the μops that form an instruction.
Throughput — The number of clock cycles required to wait before the issue
ports are free to accept the same instruction again. For many instructions, the
throughput of an instruction can be significantly less than its latency.
 
Although instruction latency may be useful in some limited situations (e.g., a tight loop with a
dependency chain that exposes instruction latency), software optimization on super-scalar, outof-
order microarchitecture, in general, will benefit much more on increasing the effective
throughput of the larger-scale code path. Coding techniques that rely on instruction latency
alone to influence the scheduling of instruction is likely to be sub-optimal as such coding technique
is likely to interfere with the out-of-order machine or restrict the amount of instructionlevel
parallelism.
 
 
Due to the complexity of dynamic execution and out-of-order nature of the execution
core, the instruction latency data may not be sufficient to accurately predict realistic
performance of actual code sequences based on adding instruction latency data.
• Instruction latency data is useful when tuning a dependency chain. However,
dependency chains limit the out-of-order core’s ability to execute micro-ops in
parallel. Instruction throughput data are useful when tuning parallel code
unencumbered by dependency chains.
• Numeric data in the tables is:
— approximate and subject to change in future implementations of the microarchitecture.
— not meant to be used as reference for instruction-level performance
benchmarks. Comparison of instruction-level performance of microprocessors
that are based on different microarchitectures is a complex subject
and requires information that is beyond the scope of this manual.
Comparisons of latency and throughput data between different microarchitectures
can be misleading.
 
Bref ... OSEF. On verra bien en pratique, en attendant ...

 
 
et si les pdf étaient bidonnés tout comme les slides histoire de tromper la concurrence ?  

Donc tu affirmes qu'à fréquence égale, le BD est plus lent que le phenom 2 X6 ? Et que pour compenser, ils grimpent en fréquence ?
Que les ingés d'AMD sont des tâches, qu'ils n'ont rien compris/retenu de l'archi K10.5 ou bien P4 ?  
C'est bien de ça qu'il est question, non ?  
Fais toi embaucher, à mon avis, un cerveau pareil, tu vas toucher un pont d'or.

 
Encore du technical trolling..
Ce sera le cas si les DIV en question sont indepEndantes, cad sans dependances de donnees,
ce qui contredit :
 

 
le cas que tu cites represente moins de 1% des cas defigures, car generalement,
le resultat d une division sera utilisé au cycle suivant ds une autre operation, et la,
ca prendra un minimum de cycles pour computer l op suivante...
 
En fait, tu prend des cas limites et les erige en cas general...
 
 
 
 
 

y a qu'à locker le topic en attendant que bulldo sorte

Ohhhhhhhhhhhhhhhhh NONNNNNNNNNNNNNN !!!
 
j'ai envie de rigoler moi !!!      

tu lockes MEI tu élimines une bonne partie de la pollution. Par contre on ne pourra plus jouer avec lui.

En même temps c'est pas pour rien que l'avatar de MEI c'est dark vador qui a mangé un pinguin ...
 
 
Enfin je dis ça, mais bon il y en a qui vont dire que j'ai oublié de mettre un lien pour la source

Ce topic est ouvert depuis fin 2009... et il a survécu à tous les trolls depuis  
 
Pas question de le clôturer, même temporairement, à cause d'une mite en cape noire

 
Avec tout ce que vous lui mettez sur le dos heureusement qu'il a une cape
 
 

 
la cape c'est pour caché que c'est un homme sandwich
quand tu la soulève tu vois un gros panneau publicitaire "acheter intel inside"  
 
après intel ils font des trucs très bien, regarde ils ont racheté havok qu'est utilisé par tout le monde aussi bien sur console que sur PC, et même sur tablet
http://www.fredzone.org/havok-le-m [...] ndroid-2-3
 
hein NV t'es dégoute avec ton pchit (qui se voyait mettre du pchit dans android à mettre son tegra partout dans les tablet)
hein que celui qui a fondé ageia il est heureux d'avoir foutu les bouts de chez NV pour aller chez AMD  

 
XPDR  

C'est lourd mais lourd, pt* heureusement qu'il reste le titre pour savoir sur quel topic on ce trouve....    
 

 
Si si, il a dû, mais Marc a surement enlevé tout ce qui touche a Intel, quota oblige
 
 

haahh,le vendredi.

Un resumé du guide d optimisation, en attendant,
pour patienter un peu....
 
http://amdk11.blog.de/2011/04/10/m [...] -10981756/

 
Elle sont forcement indépendante dans ce cas de figure vu qu'elles sont forcement dans un thread différent...

 
Merde c'est dans une doc. Intel qu'on en apprends le plus.
 
AMD ils savent même pas faire des docs correctes non plus....  

 
Tu parlais des perfs mono core.....
sacreé pirouette...
Meme ds ce cas, ca change rien, c est juste valable pour une op initiale
ds chaque thread, apres, chaque thread ne se resumera pas a 1 seule div...

'Tin les gars pourriez pas simplement l'ignorer, ne plus lui répondre? finira bien par se fatiguer! ..

Le lourd
 
En même temps les gens à qui sont destinés ces datasheet savent déjà ce genre de choses ... cqfd

 
Un guide d optimisation n a rien a voir avec une notice explicative
sur l impact de la latence d execution sur les perfs d un processeur..
 
Mais il semble que des qu Intel dit qu une latence elevee  n est pas si importante
que ca, tu est soudainement d accord, alors que tu repetais a longueur
de topic que c etait une indication de perfs ripoux pour BD...
 
fanboism, qd tu nous tient...

Pourquoi ils nous apprennes la programmation pendant 50 pages au tout début alors ?

Marc si jamais tu as des forums concurrents que tu veux voir disparaitre tu leur vends MEI, il te le coule en un rien de temps

+1
 
C'est chiant pour suivre les topics, faut toujours y aller quand MEI ne vient pas troller

Mdr

Si la latence est "cachée" par l'architecture, je ne vois pas de problème.

Tiens donc... la super latence d'une vieille instruction x87 en 80 bit. C'est formidable !
 
Mais disons que le monde a évolué et que maintenant ce sont les divisions en simple et double précision qui sont à la mode. Je dis ça comme ça, sans preuve aucune.
Disons aussi que le x87 est délaissé au profit du SSE. C'est juste une hypothèse, faut pas croire qu'on a vraiment évolué.
Alors, si c'était le cas, la division SSE en simple précision du DB serait de 24 cycles, et de 27 cycles pour la double précision.
Mais bien évidemment, tout le monde sait que l'évolution ça n'existe pas.

C'en est d'ailleurs à se demander si les latences x87 ne sont pas justement ce qu'elles sont à cause d'un combo (pack + SSE/AVX).
 
Ca aurait tout son sens de remettre le x87 à sa place: un mode de compatibilité.

Cachée ?

J'ai du mal à suivre

Tu veux dire compensée ?

Oui, on appelle ça comme ça (ou masquée) quand il est question de latence

Je vais être ch*ant ce soir, mais j'arrive pas à comprendre  
 
Si la latence augmente, même si les débits augmentent, en quoi ça compenserait ?
 
Désolé

Bordel de merde, t'aurais pas pété les plomb ??

ouais, le genre de truc qui va l'freiner
et pourquoi pas... "blabla" ??

surtout que sans s'en rendre compte, l'est partenaire avec :
 
Universal Scrolling & Auto scroll
 
Et en fait, ça gonfle

La latence est compensée par le prefetch, dont le but est de saturer les unités d'exécution autant que possible.

La video optimiste, en attendant du bench pas trop defraichis
sur des samples de derriere les fagots...
 
http://www.youtube.com/watch?v=evHbi5puOcs