Reprise du message précédent :
C'est lui qui veut foutre un pavé chinnois que personne voudra lire

mais encore ? précise ta pensée, ça m'intéresse !

Et moi j'ai cédé en vain
 
Si tu pouvais lui dire que ça ne servirai à rien

¹ perso tu n'as rien céder, vu comment tu pressent mon arrivé sur les premiers post (pavé chinois )!!!
Qui plus est, je n'y suis pas réellement, c'est encore à lui, donc ...
 
² pourquoi ? tu veut l'exclusivité ?

Dites , vous pourriez régler ces différents de contingence en MP
Sinon tout le monde va s'en mêler (c'est tentant à vrai dire )

s'il le souhaite, pourquoi pas

Au pire, s'il y a en a un qui veut vraiment écrire quelque chose, il peut toujours l'envoyer à celui qui gère le post

toujours aussi susceptible ...

Moi je ne donne plus d'infos tant que les choses ne se seront pas calmées.
 

J'espère que bous êtes tous d'accord, j'ai du mal à suivre .
Zack m'a demandé ceci par MP :  
Merci d'attribuer les posts de la façon suivante :
1er post à Logicsystem360 (déjà ok, je m'en suis occupé)
2e post à zack38 (auteur originel donc déjà ok)
3e post à NORADII (à faire)
Cela sera fait bientôt.

On reste d'accord sur le fait que ce topic en est ma propriété.

vu l'accueil, qu'il m'a étais reservé à L'IDÉE que j'arrive sur ce fameux post ... je crois que tu peut laisser tomber

pov' choux
 
C'est à Zack38 et qui je pense regrette déjà la passation !!
 

Eh oh, on se calme tout le monde. Et on reprend les négociations par MP, ce sera moins distractif pour les autres, mais tant pis

mÔssieur semble frigide à cette idée

mÔssieur semble frigide à cette idée

Vous ne jouez pas l'avenir d'AMD    
Vite Wirmish d'autres infos car le Sandy bridge à montré le bout de son nez  

 
Ce sont des rumeurs  

Oui mais ça commence comme ça et après....

Je reste sceptique

Bon ça suffit là la guéguerre pour la propriété du topic. J'ai fait ce qui m'a été demandé, sachant que les "simples" modos ne peuvent pas modifier les propriétaires des posts autres que le premier, les deux suivants ont donc été traités par Marc et je ne vais pas lui demander de défaire ce qu'il a fait .
Démerdez vous en privé, une fois que vous serez VRAIMENT d'accord on pourra envisager de modifier à nouveau, et pour ça je demanderai un MP des 3 personnes concernées pour être sûr que vous soyez d'accord.
Au pire les 2 premiers posts retournent à Zack (auteur originel) et le contenu du troisieme est réintégré dans l'un des des autres. Pour le moment je rend à Zack le premier post comme ça en l'état personne n'est lésé.

Quoi qu'il en soit merci de ne plus en parler ici. Merci.

Je confirme que les Bulldozers et les Llano seront dotés d'un CPB (Core Performance Boost).

 
Et ça sert à ?
Gérer le Turbo ? Le changement de l'unité FP de 4*64bit à 256bit ?

 
PS: Encore 3 jours à attendre...

drapal

 
Ce schéma est faux, puisqu'il ne tient pas compte de l'effet du prefetching sur la turbine, et omet le re-order buffer avant le compresseur.
 
Bon, pour faire preuve d'un peu plus de sérieux — puisque ce topic semble en accuser un grand manque — le CPB gère effectivement le "Turbo" et peut-être même un peu plus. Je veux dire par là que la gestion de l'énergie pourrait être plus fine que sur Thuban.
 
Par exemple, il est envisageable qu'au sein d'un module, les FPU et les deux cores puissent fonctionner à trois fréquences distinctes.
 
Y'a quoi dans 3 jours ?
 
Edit : ah oui, c'est vrai…

Bon, là je crois que je vais être malade.
 
Bordel de merde, je croyais que la FTC avait mis le manche du balais dans le c__ d'Intel.
Mais ça ne semble pas arrêter les magouilles d'Intel et de ses compilateurs.
Pourtant le règlement à l'amiable avec AMD comprenait une clause visant ce genre de pratiques douteuses.
Intel devait cesser de trafiquer ses compilateurs, c'est en tout cas ce que j'avais compris, et j'étais sûrement pas le seul.
 
MAIS INTEL SE FOUT DE LA GEULE D'AMD ET DE LA FTC AMÉRICAINE !
 
La nouvelle version de la "Math Kernel Library" d'Intel, soit la version 10.3, intègre les fonctions habituelles: Standard Math Library, Vector Math Library, Short Vector Math Library, ainsi qu'un tas d'autres librairies, tant en version 32 que 64-bit. Et qu'est-ce qu'elles ont de particulier ces nouvelles fonctions ? Elles fonctionnent comme avant ! Et oui, vous avez bien lu. Elles fonctionnent comme avant l'entente avec AMD. Autrement dit le compilateur qui utilise ces librairies continue de créer un code différent s'il détecte un CPU Intel ou celui d'une autre compagnie (AMD/VIA). Et comme par le passé le code optimisé ne fonctionne qu'avec les CPU d'Intel. Certaines fonctions (ex: Vector Library) utilisent le SSE4 sur un CPU Intel... et du simple SSE2 sur un CPU AMD. Super non ?! Intel n'a absolument rien changé à ses anciennes habitudes.
 
Mais ce n'est pas tout, car notre copain Intel ne s'est pas d'arrêté là !
 
En effet, certaines fonctions se voient dotées d'un nouveau saut conditionnel permettant d'exécuter le code plus rapidement grâce aux futurs instructions AVX (Advanced Vector Extensions) qui seront intégrés aux Sandy Bridge d'Intel... et aux Bulldozer d'AMD !
 
Ah non, en fait j'ai fait une toute petite erreur. Bien que l'AVX sera aussi supporté par le Bulldozer, les nouvelles librairie d'Intel n'exécutent le futur code AVX que si un CPU Intel est détecté ! Merci AMD d'avoir implémenté l'AVX... mais tu l'as fait pour rien. Ah non, en fait tu l'as fait pour qqch. Ça a permis aux techs d'AMD de compliquer inutilement le design du Bulldozer et ca a augmenté sa taille. Mais heureusement, grâce à Intel les circuits AVX du Bulldozer resteront bien froid, ce qui devrait améliorer la conso du CPU... en échange de perfs à la baisse.
 
Si le CEO d'Intel était devant moi je crois que je lui vomirait dessus.
 
Je ne me sens pas très bien alors je vais aller me pieuter.

Je ne pouvais pas m'endormir... je me demande pourquoi.
 
Donc j'ai tripatouillé la toile et j'ai trouvé ceci:
 

 
Très intéressant !
 
Ce schéma indique que le scheduler du BD utilisera un ATV (Ancestor Tracking Vector) afin d'accéder plus rapidement aux instructions qui viennent juste d'entrer dans le scheduler. Lorsque le code se répète, au lieu d'accéder au cache L1 pour recharger les instructions précédentes, le scheduler utilise l'ATV qui est beaucoup plus rapide. En fait, la latence se trouve diminuée de moitié ! (L1=4, ATV=2)
 

 
Je retourne au pieu, là je crois que je vais un peu mieux dormir.

Wirmish
 

 
FanBoy Forever  

Même principe que le trace cache des P4

 
Je crois que tu t'énerves un peu vite. Les CPU AMD ne supportent pas le SSE4. Quant à l'AVX, connaît-on seulement le CPUID de Bulldozer ? Sans ça, impossible d'avoir un codepath avec de l'AVX pour Bulldozer.

et là, la réponse qui tue : "mais je ne suis pas énervé, je suis très calme   "
 
 

C'est quoi le SSE4A alors  

http://fr.wikipedia.org/wiki/SSE4

 
Sauf que le Bulldozer supportera le SSE4, le SSE4.1, le SSE4.2 ... et bien d'autres.
 
En clair là Intel continue de distribuer les chèques. La firme va s'en sortir sans la moindre pénalisation que ça ne m'étonnerait pas (à part quelques milliards de moins, mais c'est l'histoire de quelques mois).
 
Mieux encore, plus personne ne pourra porter plainte contre Intel après.

 
 
c'est dingue qu'il ne puisse pas y avoir de concurrence face a Intel ..... faut dire qu'ils ont une telle avance....
IBM peut etre ?  

Excellent  
Mais pas drôle
 
Ah si, le 'passage' sur IBM
Le rapport avec la chemise du Capitaine est où sinon?
 
AMD c'est AMD
IBM ne fait pas que du proco posséder des usines...
Peut-être

C'est pas IBM qui fait le process AMD ?
 
si ce n'est pas le cas je me suis trompé.
 

Si mais que je sache, les fusions/acquisitions n'ont rien à voir avec le bout @50/500€ que tu mets dans ta chaussette