Reprise du message précédent :

 
je suis en effet du meme avis
amd64 aura bcp de mal face au prescott si le shrink se fait pas en vitesse
ça et l'amelioration du process de fab
histoire k'oc ça fasse un peu de concurence au nouveau pecat'...

"Pour rappel, un supercalculateur utilisant 10 368 Opterons, développé par Cray et Sandia National Laboratories ( nom de code : Red Storm ), devrait ravir la première place du Top500 des ordinateurs les plus puissants au monde avec 40 Teraflops ( soit 40 000 milliards d?opérations en virgule flottante par seconde?), lors de sa sortie, courant 2004."
 
source: http://pcinpact.com/actu/news/10304.htm

je parle des POWER4+ (ou ceux d'avant...) qu'il y a dans les gros serveurs IBM (qui tournent sous AIX). Il me semble pas qu'il y ait de gros systèmes SMP PowerPC.  
Et j'y connais pas grand chose en mainframe (mais il me semble pas qu'il s'agisse de POWER, il me semble que ce sont des processeurs CISC spécifiques, pas hyper puissants mais hyper fiables)
 
Edit: il s'agit en effet d'autres processeurs spécifique, fait pour la fiabilité:

http://aceshardware.com/read.jsp?id=50000318

dans un cluster, chaque noeud a son propre système d'exploitation et fait tourner sa propre instance du programme.
Les noeuds communiquent entre eux par un système de passage de messages. Les noeuds n'ont aucun accès direct à la mémoire des autres noeuds, ce sont des systèmes indépendants.
Pour des gros systèmes comme celui de Cray, il y a un certain nombre de noeuds qui servent à gérer le fonctionnement de tout ça. Je ne sais pas s'il y a ça sur les systèmes plus modestes, mais il faut toujours au moins un noeud qui sert de point d'accès vers l'extérieur.

fin 2004 il me semble

heu, il me semble que ce n'est que 2 et pas 12 cores!  
 
L'autre grosse différence, c'est que les Power4+, ont 128Mo de L3 inclus par CPU...

La cohérence des caches en 3 leçons:
 
Broadcasting: CPU1 a besoin d'une ligne qui n'est pas dans sa cache (un ligne de mémoire, pas de coke, quoique, le pentium original en FDIV, il avait bien sniffé),on envoie un message à tout le monde pour savoir si un autre CPU a déjà la ligne en cache qqe part. En fonction de la réponse, on avise. Evidemment, le nombre de message croît exponentiellement avec le nombre de CPU.
 
Directory: l'entité qui se charge de la mémoire garde une trace de quel CPU a quoi. C'est évidemment nettement plus complexe à mettre en oeuvre mais les performances ne se dégradent pas lorsque l'on ajoute des CPU.
 
L'opteron utilise le broadcasting, l'EV7 des directories distribués, c'est-à-dire que chaque controlleur mémoire sur chaque CPU est chargé de mémoiriser qui a quoi (du moins c'ezst ce que l'on peut supposer, le système de cohérence de l'EV7 n'a jamais fait l'objet d'une publication, c'est un secret très bien guardé).
 
write-update: protocole où en cas de modification d'une ligne de cache, le CPU responsable va envoyer à tous les CPUs ayant une copie de la ligne la dernière valeur
 
write-invalidate: c'est comme le write-update sauf que le CPU n'envoie pas la valeur, il signale juste aux autres que leur valeur n'est plus à jour (plus valide)
 
MESI, MOESI: acronymes désignant deux protocoles possibles pour gérer la cohérence des caches. Ces lettres désignent les états par lesquels passent les lignes d'une cache.
 
MESI, protocole utilisé par les CPUs intel
M: modified: toute ligne de cache sur laquelle le CPU écrit passe en modified
E: exclusive: le CPU est le seul a avoir cette ligne en cache, la donnée n'a pas encore été modifiée. Si un autre CPU va chercher cette ligne en mémoire, elle passe en Shared
S: Shared: plusieurs CPU ont cette ligne en cache (mais elle n'a pas encore été modifiée)
I: invalid: la ligne de cache n'est plus valide (elle est en M ailleurs)
 
Question classique: pq un état E et S? parce que tant que la ligne est en E, pas besoin de générer un message d'invalidation si on la modifie. La seul modment où on génère un broadcast c'est lors d'une transition S->M ou I->M
 
MOESI, protocole utilisé sur le K7, K8, EV6, EV7
C'est la même chose sauf que l'on a aussi un nouvel état, le O
O: Owned: La ligne a été modifiée et elle était partagée entre plusieurs CPU. Un CPU qui veut écrire sur un ligne S doit donc d'abord devenir le propriétaire de cette ligne et passer en O. Avantage: les autres CPUs peuvent aller demander cette ligne directement au propritaire sans passer par la mémoire.
 
Concrètement, un conflit mémoire sur le P4 et le K8, ça se passe comment?
 
1° il faut lire qqc en mémoire.  
 
Le P4 envoie l'adresse sur le bus commun, personne ne réagit et le controlleur mémoire envoie la donnée qui est inscrite comme ligne E dans la cache.
 
Le K8 envoie une demande mémoire qui est acheminée au bon controlleur mémoire (ben oui, la mémoire est partagée entre les CPUs) ainsi qu'une série de messages aux autres CPUs pour leur demander si ils ont déjà une copie de la ligne. Comme il n'y a que des réponses négatives, il utilise la valeur que lui renvoie le controlleur mémoire.
 
2° Un deuxième CPU lit la même donnée. Même scénario, on envoie les requêtes sur le bus commun/les liens HT.
 
Pour le P4, la seule différence c'est que le premier CPU va signaler qu'il a une copie chez lui et les deux CPU vont faire passer la ligne en S. Néanmoins il n'y a aucun transfert de donnée CPU à CPU, le deuxième CPU va attendre que le controlleur mémoire aille à nouveau lire la DRAM pour envoyer la donnée.
 
Pour le K8, un des CPUs va dire qu'il a déjà la ligne, donner l'ordre d'arrêter la lecture en mémoire et va envoyer la ligne directement de CPU à CPU. La ligne va être en S chez les deux CPUs.
 
3° Le premier CPU modifie cette ligne.
 
Pour le P4, on broadcaste sur le bus commun un message d'invalidation de la ligne qui passe de S à I sur le deuxième CPU.
 
Pour le K8, on broadcaste une demande de prise de possession de la ligne qui passe de S à O pour le premier CPU.
 
4° Le deuxième CPU aimerait à nouveau accéder à cette ligne.
 
Pour le P4, une demande classique est envoyée sur le bus commun comme en 1° mais cette fois-ci le deuxième CPU se réveille et dit No Yuo!, interrompant la transaction. Il va ensuite réécrire en mémoire la ligne (qui passe en S) puis le controlleur mémoire va aller relire la valeur en mémoire pour l'envoyer au deuxième CPU (je sais, c'est pas très efficace mais c'est comme ça que ça marche sur le P3/P4). L'étape de lecture peut éventuellement être évitée si le chipset a une petite cache MAIS on ne peut éviter l'écriture qui est vitale pour maintenir la cohérence.
 
Pour le K8, il y a simplement un transfert de propriété entre les deux CPUs comme en 2°. On ne repasse donc pas par une phase d'écriture en mémoire.
 
Et qu'est-ce qui se passe si deux CPUs tentent d'écrire sur la même ligne (qu'ils ont en S) au même moment? Ben, c'est comme dans Ghostbuster quand on croise les flux, c'est mal. (le soft est censé empêcher ça)

 
128Mo de L3 ???????
en sram ?
pinaise

2 cores par die, 4 dies par module, 128MB de L3 cache en eDRAM par module.
 
Et PowerPc est un sous-ensemble de l'architecture POWER (Performance Optimization With Enhanced RISC).

 
Mais sur ces machines là, la RAM se compte en centaines de giga octets, donc en proportion, y a pas beaucoup de cache  
 

Donc 8 cores en tout. J'étais pas loin avec mes 12 Ca doit etre les tous derniers Power4 qui ont une douzaine de cores (à 1GHz quand meme )

Merci pour toutes ces explications, y en avait bien besoin

 
eDRAM donc pas sram
paske a 6T par bit....je vois la superficie de la puce d'ici

clair, sur Ace's, il y a un gars qui aurait vu un wafer d'Opterons 90nm, ça veut peut être dire qu'ils feront leur shrink comme prévu en Q1 2004. Mais bon, ça prend peut être bcp de temps pour les tests:
http://www.aceshardware.com/forum?read=105026533
 
Et puis, il raconte peut-être n'importe quoi...

 
tu veux dire que sur l'AMD, on peux pas faire du photoshop/soundforge/ectect ??

pour qu'un système 8 cpu soit efficace, de toutes façons il faut pas que les 8 cpu bossent sur la même zone de mémoire.
dans ce cas y'a pas besoin de transférer les données d'un cpu à l'autre, ça bouffe moins de BP sur l'hypertransport.

en effet

Ca parle un peu de MOESI ici :
http://www.aceshardware.com/Spades [...] d=30000187
( http://www.aceshardware.com/read_news.jsp?id=30000291 )

logique sinon on ne voit plus trop l'interet d'un systeme multi process qui deviendrai péniblement lent en comparaison a l'equipement de la machine...

 
jai lu...
si ça a été autant retarder c pe le tps k'ils mettent au point le soi 90nm
 
 
 
 
 
 
ben koi on peut pas rever ???

ouais, d'autant que le gars a avoué son toll !
 
Et puis en oc le barton est simpa : 2500+ 90e qui s'oc 3200+ fsb 200, c'est imbattable. Un solution p4 2,6C@3,5 coute nettement plus pour pas tellement de perf. En ce moment je ais pas mal d'encodage, je pensais me prendre un 2,6C@3,5 mais vu l'écart de pris avec la solution AMD (et la différence de perf !!!) je laisse tomber tetel.
 
Passons aux pronostic de l'Athlon 64 : d'après les benchs Opterons :
 
bon à UT2003, moins en encodage, vu que les premières fréq seront basses l'oc devrait être intéressant. Quand Win 64 sortira, avec des jeux optimisés (AMD a des actions chez UT2003 ou koi ) çà pourrait bien mettre une rouste aux paikats.
 
Et que pensez vous des différents sockets qui vont être utilisés ? En gros il va y avoir des Opterons qui vont être vendu comme Athlon 64 non ? Et çà promet d'être le boxons.

 
ba le sse2 d'un opetron/athlon64 doit etre aussi performant ke celui d'un pecat' a frequence egale non voire meme un chtit poil en dessous (c pas la meme bp memoire) ?
le prating c plutot pour les perfs globales je dirai

 
J'avoue que face au Prescott, AMD à interêt à arriver à augmenter la féquence car le but du nouveau CPU intel est bien d'augmenter les IPC plus que les Ghz.
 
Enfin bon, Itnel, premier sur le 0.09µ a l'air d'avir des soucis assez sérieux (l'histoire de la dissipation electrique + changement de fournisseur de matériaux pour wafer en catastrophe) donc à voir.
 
N'oublions pas que les difficultés pour le K7 de monter en fréquance sont certaiens liés à la chaleur égagé, pour les prochains P4, bon courage.
 
Peut être que le coup de poker d'AMD avec le SOI qui est pour le moment un bide total va finalement être la bonne solution d'ici 6 mois.
 
Au fait
http://www.dataswift.fr/Resultats_Opteron_light.pdf

 
j'suis pas sur k'a frequence egale l'opteron soit + rapide...koike si la taille des registre est plus gde...
bon on va dire ke spareil a frequence egale
 
ah et je croyais ke le prescott c t juste un pecat' 0.13µ shrinké
si intel a prévu d'augmenter l'ipc façon pentium m, amd est pas dans la merde
va falloir tapper les "hautes" frequences (3GHz+ ?) pour vraiment avoir un truc ki tient la route (voire meme plus ke tenir la route )  
enfin bon si intel a des soucis avec son 0.09...mais bon je trouve ça bizarre sachant ke ya 6mois ils avaient produit une galette de sram en 0.09µ
et dans le genre consommation de transistor la sram spas mal
enfin bon ce n'est ke justice qd on voit amd peiner sur sa prod en soi

 
non, désolé
 

 
N'exagérons rien non plus.
De toute facon, si le Prescott bouffe 15% d'énergie en plus; c'est Intel qui auras un grave probleme.
 
 

 
rien à voir. Ca n'est pas le même type de transistors qui a été fabriqué donc ...
 

 
enfin bon je v pas non plus les plaindre

 
et emem que l'on devrais comparer les proc pour les perf brutes, à savoir le nombre d'opération par seconde, vous trouvez pas? c'est ça qui traduit les perf du proc... celui qui calcule le + de méga-flops-machin est le + rapide.

ouais bah va dire ça aux clients toi quand tu bosse comme vendeur dans une grande surface!!  
 
si Intel joue sur les MegaHz c aussi paske ça fais vendre auprès du grand public...

le problème c'est que les megaflops ça n'indique plus grand-chose non plus. il suffit pas de faire plein d'opérations, il faut savoir lesquelles, et puis y'a des branchements dans les programmes, et il faut voir aussi, dans une utilisation réelle, si le cpu peut accéder rapidement aux données qu'il doit traiter.
le seule chose valable c'est de comparer les perfs dans plein d'applications.

Je suis pas trop d'accord  
Un processeur peut être moins "puissant" qu'un autre, mais avoir des caches plus performants, un accès à la mémoire ayant un débit plus élevé ou une latence plus faible. Ce sont des caractéristiques très importantes, qui méritent d'être prises en compte  
Il y a aussi la manière dont ils se comportent en SMP qui peut jouer.

hum oki    
 
et sinon question à 2 balles :
 
les athlon 64, y prendrons de la DDR 333 c'est ça?  
 
car je vais peut-être remplacer une barette qui semble foirer ds mon PC (y reboot tt seul en plein jeu ) et bon si je peux prendre de la PC2700 et la garder avec l'athlon 64 ce serais cool.

DDR 266, 333 et 400, à priori

huuu  
 
je croyais que les athlon 64 avaient un controleur memoire intégré au CPU... donc une seul memoire possible...

 
C'est la même mémoire, juste la fréquence qui change

 
bah le barton tiens la route face au p4, notemment pour les jeux ! Et l'encodage DiVX, fo pas exagèrer on peut laisser touner quelques minutes de plus.
 
On en a plus pour son argent avec AMD, çà je pense pas que çà change dans le futur proche.

les chipsets des P4, Athlon,... supportent bien différentes fréquences de mémoire, pourquoi ça changerait avec un controlleur intégré au CPU ?  

bon je pose ma question autrement :
 
les athlon XP actuel sont en DDR333 ... bus à 166 donc... si on mets autre chose ca merde. est-ce pareil avec els athlon 64 ? sont ils en DDR 333 (j'ai vu ça y a longtemps...je me rappel plus...)??