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Auteur Sujet :

News - Technologies, procédés, découvertes, actualité et situation

n°6639371
marllt2
Posté le 12-10-2008 à 20:20:06  profilanswer
 

Reprise du message précédent :

super_newbie_pro a écrit :

Aujourd’hui, un agenda a été dévoilé indiquant ce qui pourrait être la sortie des premières puces gravées sur des wafers de 450 mm : 2017.


Heu, PPC a encore raconté nawak ? Vu qu'ils disent 450mm en 22nm pour 2012 chez Intel:
 
http://www.presence-pc.com/actuali [...] fer-29184/


Message édité par marllt2 le 12-10-2008 à 20:20:15
mood
Publicité
Posté le 12-10-2008 à 20:20:06  profilanswer
 

n°6656719
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 24-10-2008 à 14:18:09  profilanswer
 

sur la route du 5 à 10nm dans 3 à 5 ans ? Nom d'un chien, c'est plus rapide que prévu et pas qu'un peu....
 
Des chercheurs de l'Université de Californie ont mis au point une nouvelle tête de gravure nanotechnologique qui pourrait être un véritable bond en avant dans deux domaines majeurs : la densité de stockage des disques optiques, et la finesse de gravure des puces électroniques.
 
http://static.pcinpact.com/images/bd/news/63555-photolithographie-plasmonique.jpg
 
L'engin est une tête de lithographie plasmonique en métal, qui dérive une source de lumière ultraviolet vers une grille de plusieurs lentilles plasmoniques de seulement 4 micromètres de diamètre. Chaque lentille est alors capable d'effectuer une gravure optique sur une surface chimique photosensible. Le prototype des chercheurs grave pour l'instant à une finesse de 80 nm, et à une vitesse de 4 à 12 mètres par seconde. La tête de gravure doit en revanche « voler » très près de la surface à graver, 20 nm : « La vitesse et la distance dont nous parlons, c'est l'équivalent d'un Boeing 747 volant à 2 millimètres du sol ».
 
photolithographie plasmoniquephotolithographie plasmonique
À gauche la grille de lentilles plasmoniques,
à droite le schéma d'une tête complète sur un disque optique.
 
Cette nanotechnologie semble très compliquée, mais les chercheurs assurent que son application pratique en guise de nanolithographie aura un « coût relativement bas ». « En utilisant la nanolitographie plasmonique, nous serons capables de rendre les microprocesseurs actuels dix fois plus petits » explique le professeur Xiang Zhang. « Cette nouvelle technologie pourrait aussi nous mener vers des disques optiques ultradenses, pouvant stocker 10 à 100 fois plus de données qu'aujourd'hui. »
 
« Pour augmenter la finesse de gravure, il faut utiliser des longueurs d'onde de lumière de plus en plus courte, ce qui augmente grandement le coût de fabrication. La finesse d'un rayon lumineux est aussi limitée par sa diffraction, ce qui restreint pour l'instant la photolithographie des puces électroniques à 35 nm de finesse environ, mais notre technique est capable d'atteindre une résolution bien plus haute. »
 
Les lentilles plasmoniques métalliques de cette nouvelle tête de gravure exploitent les propriétés physiques des électrons libres à leur surface. Ces derniers sont excités par la lumière, et leur oscillation absorbe et génère elle-même de la lumière. Cette lumière générée est dotée d'une longueur d'onde bien plus courte que celle d'un rayon classique. Du coup, les chercheurs affirment pouvoir théoriquement atteindre une finesse de gravure de 5 à 10 nanomètres pour un coût de fabrication relativement peu élevé.
 
Cette nanotechnique de gravure serait adaptable à l'industrie d'ici 3 à 5 ans selon ses inventeurs.
source : http://www.pcinpact.com/actu/news/ [...] ravure.htm


Message édité par super_newbie_pro le 24-10-2008 à 14:19:22

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~ Sondage sur un lieu d'apprentissage de l'autonomisme ~ Camping la ressource ; Le survivalisme accessible ~
n°6656979
Profil sup​primé
Posté le 24-10-2008 à 16:52:10  answer
 

lu et approuve... :jap:

 


 [:photosig]

   



Message édité par Profil supprimé le 24-10-2008 à 16:52:16
n°6656988
dami1stm
Eco-coco φ
Posté le 24-10-2008 à 16:57:14  profilanswer
 

Rox ce topic  [:giz]


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"La liberté d'expression n'a d'ennemis que ceux qui veulent se réserver le droit de tout faire" - "Seems all have gone insane for gold"
n°6657015
kaiser52
Posté le 24-10-2008 à 17:10:26  profilanswer
 

Citation :

« La vitesse et la distance dont nous parlons, c'est l'équivalent d'un Boeing 747 volant à 2 millimètres du sol ».

 :lol:


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Benchmarks du peuple - Crysis War - Vide grenier ! - nVIDIA Tegra
n°6661890
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 27-10-2008 à 16:50:02  profilanswer
 

Il y a deux semaines nous vous parlions des avancées dans les discussions sur la faisabilité des wafers 450 mm. Aujourd'hui une date a été arrêtée pour un rendez-vous entre les acteurs majeurs de l'industrie. Il s'agira de voter pour une épaisseur « de test ». A l'heure actuelle une proposition à été faite a 925µ +/- 25µ. Pour rappel les actuels wafers 300 mm ont une épaisseur de 775µ. Il faut savoir que suivant l'épaisseur, un wafer peut-être trop fragile, si trop fin, ou pas assez compatible avec les différents équipements de chacun, si trop épais.
 
La rencontre auras donc lieu du 10 au 13 novembre, au siège de SEMI à San Jose, Californie.
source ; matbe


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~ Sondage sur un lieu d'apprentissage de l'autonomisme ~ Camping la ressource ; Le survivalisme accessible ~
n°6662038
lefty-worl​d
mono-core inside
Posté le 27-10-2008 à 17:59:06  profilanswer
 

wahou j'aipas compris mais très beau topic  
c'est genial la gravure en 5 nm
bravo a tous ces ingenieurs que se sont defoncé les ****** pour y arriver


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Le mode sans echec de windows, prouve bien que le mode normal est un echec .
n°6662270
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 27-10-2008 à 20:15:31  profilanswer
 

28nm : TSMC prend de vitesses ses concurrents.
 
Permettez-moi de transmettre ici un communiqué de TSMC très important qu'Andrew Shepard vient de me faire parvenir à l'instant, puisqu'il donne une vue assez intéressante des futures évolutions sur les 12 / 24 prochains mois en matière de finesse de gravure et donc, potentiellement pour les GPU.
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Citation :

De : Andrew Shephard
Envoyé : lundi 27 octobre 2008 20:01
À : moi
Objet : Re: 40nm, TSMC and GPU production
Importance : Haute
 
Here's one French link but I accept there are few press in France which cover TSMC.
 
Best regards
 
Andrew
 
http://www.electronique.biz/editor [...] hez-tsmc./
 
TSMC’s 28nm To Be a Full Node Process  
 
Next generation 28nm process provides first comprehensive manufacturing platform featuring both high-k metal gate and silicon oxynitride  
   
Issued by: TSMC
Issued on: 2008/09/29  
   
Hsinchu, Taiwan, R.O.C. 29 September 2008 - TSMC (TSE: 2330, NYSE: TSM) today announced it plans to deliver its 28nm process as a full node technology offering the option of both high-k metal gate (HKMG) and silicon oxynitride (SiON) material to support different customer applications and performance requirements. Initial production is expected in the first quarter of 2010.
 
The 28nm node will be a full node in TSMC’s manufacturing-flexible 28nm family, so named because it is the only family of processes at these geometries to offer either a HKMG or SiON transistor option. Multiple customers are working with TSMC to develop 28nm product designs. These collaborations have matched the most appropriate transistor material with the desired speed, power, and cost requirements.
 
“Product differentiation, faster time-to-market and investment optimization are the three most important values TSMC delivers to our customers. In support of these values, we are developing this comprehensive 28nm technology family so that it offers choices, depending on the customer applications and performance requirements. ” said Jason Chen, vice president, Worldwide Sales and Marketing, TSMC.
 
The SiON-based 28LPT (low power / high performance) process, the family’s lowest total power and cost-effective technology, is expected to provide twice the gate density, up to 50% more speed or 30-50% lower power consumption than TSMCs’ 40LP technology. The 28LPT process is expected to go into initial production in the beginning of 2010 and support applications like cellular baseband, application processors, wireless connectivity, and portable consumer.
 
TSMC’s decision to build on proven SiON technology for the 28LPT process is driven by changing wireless and portable consumer application dynamics under unrelenting pressure for products to hit market windows. Consumers a few years ago, wanted low-leakage handsets that supported long battery life. Today’s consumers increasingly rely on their wireless devices for Internet browsing, video streaming, music, mobile TV, GPS navigation, along with traditional phone and texting services. Active usage power consumption is now a much larger factor in battery life. SiON gate technology, because of its smaller gate capacitance and therefore lower active power than HKMG, provides a solution with lower total power, cost, and risk for power-limited applications.
 
“Our customers are really looking for a high performance, low active power, and cost-effective technology to meet their market requirements for their portable consumer products.” said Dr. Mark Liu, senior vice president, Advanced Technology Business, TSMC.
 
The 28HP (high performance) process, TSMC’s first HKMG technology, will support performance-demanding applications such as CPU, graphic processors, and FPGAs with twice the gate density and over 30% higher speed than TSMC’s 40G process at similar power density. Going forward, the HKMG technology is very promising for device scaling at even smaller geometries beyond 28nm. The 28HP process is expected to enter initial production in the first half of 2010.
 
TSMC’s 28nm technologies are currently supported by alpha version design kits. The 28nm CyberShuttle™, a prototyping service, will begin near the end of 2008 and features competitive cycle time and frequency.
 
TSMC is working closely with customers and ecosystem partners to build a comprehensive design infrastructure based on the company’s recently unveiled Open Innovation Platform™ to fully utilize the power of the 28nm technology family for a broad range of differentiating products. The Open Innovation Platform™ is a platform for innovations, hosted by TSMC and open to TSMC customers and partners.    
   
 About TSMC  
   
 TSMC is the world’s largest dedicated semiconductor foundry, providing the industry’s leading process technology and the foundry’s largest portfolio of process-proven libraries, IP, design tools and reference flows. The Company’s total managed capacity in 2008 is to exceed nine million (8-inch equivalent) wafers, including capacity from two advanced 12-inch Gigafabs, four eight-inch fabs, one six-inch fab, as well as TSMC’s wholly owned subsidiaries, WaferTech and TSMC (Shanghai), and its joint venture fab, SSMC. TSMC is the first foundry to provide 40nm production capabilities. Its corporate headquarters are in Hsinchu, Taiwan. For more information about TSMC please see http://www.tsmc.com.


 
L'article Français en question :
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Citation :

Prenant tous ses concurrents de vitesse, TSMC, le numéro un mondial de la fonderie de semiconducteurs, vient d'annoncer un process 28nm complet. Prévu pour mise en production dans la première moitié de l'année 2010, ce process existera en deux versions, l'une dite 28LPT (faible consommation, hautes performances) mettra en oeuvre des grilles SiON déjà utilisées dans la technologie 40nm du fondeur, l'autre appelée 28HP (hautes performances) fera appel à des grilles métalliques fort k. La 28LPT sera deux fois plus dense, 50% plus rapide et 30 à 50% moins gourmande que la génération 40nm. La 28HP apportera, elle aussi, une multiplication par deux de la densité et fournira 30 à 40% de performances supplémentaires à consommation donnée. Des kits de conception en version alpha sont d'ores et déjà disponibles et les premiers lots de fabrication prototypes devraient être lancés à la fin de cette année.


 
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Suite à cette nouvelle, voici un article de David Lammers, paru dans News Editor - Semiconductor International, 9/29/2008 5:22:00 AM :
 
TSMC 28nm processus oxynitride silicium    07:12 30/09/08
Citing High-k Costs, TSMC Plans Dual-Track 28 nm Solutions in 2010
TSMC said it will offer both silicon oxynitride (SiON) and high-k/metal gate solutions at the 28 nm node, with early manufacturing starting early in 2010 for the low-power turbo process and in the first half of 2010 for the high-k enabled high-performance process. At this stage, high-k/metal gate process flows can add thousands of dollars in per-wafer processing costs, experts said.
David Lammers, News Editor -- Semiconductor International, 9/29/2008 5:22:00 AM
 
Taiwan Semiconductor Manufacturing Co. Ltd. (TSMC, Hsinchu, Taiwan) said it will offer both silicon oxynitride (SiON) and high-k/metal gate solutions at the 28 nm node, with early multi-wafer shuttles starting late this year in time for volume manufacturing beginning early in 2010.
 
The 28LPT (low-power turbo) process, based on oxynitrides, will enter early manufacturing in the first quarter of 2010, and the 28HP (high-performance) process, with a high-k/metal gate stack, will be ready in the first half of 2010.
TSMC plans to begin its 28 nm low-power manufacturing early in 2010.
 
For its microprocessor and high-end graphics customers, TSMC will provide a high-k/metal gate process, said John Wei, TSMC’s senior director of advanced technology marketing. Citing cost and active power consumption considerations, he said SiON offers significant advantages for wireless customers compared with high-k/metal gate stacks.
 
The TSMC announcement comes just a day before a Silicon Valley technology symposium planned for Sept. 30 by the Common Platform partners, including IBM (Armonk, N.Y.), Chartered Semiconductor Manufacturing Ltd. (Singapore), and Samsung Electronics Co. (Seoul, South Korea). The Common Platform partners emphasize an all high-k/metal gate solution at the 32/28 nm generation, arguing that it provides for a simpler overall process than SiON and tighter scaling of the gate length and contacts. The Common Platform partners seek to lure the volume wireless IC customers away from TSMC, the largest foundry by a wide margin.
 
Though TSMC will make 32 nm chips for select customers, the company is emphasizing the 28 nm generation as its main leading-edge process, Wei said. A full suite of intellectual property and design support is being readied for the 28 nm processes. At the 45 nm generation, TSMC has emphasized a 40 nm suite of process technology and IP.
 
TSMC, Wei said, “has defined 40 nm as our main platform at the 40/45 generation, so we already moved 1.5 generations, from 65 to 40. Going to 28 nm is one full-node migration. Right now, 45 nm is in volume production, and 40 nm is getting quite a high number of tapeouts. Some 40 nm products are in the pilot verification stage.”
 
The cost adder for high-k/metal gate remains considerable. “The No. 1 reason we design in such a two-track way is cost,” Wei said. “High-k and metal gate technology is not mature, and it involves a lot of materials and additional processes. With these, the cost adder goes up. Wireless applications, most of the time, are very cost-sensitive. We feel oxynitride still offers a much more effective solution for wireless applications. It is not like CPUs, where Intel can spend quite a few dollars pursuing a very complicated technology.”
 
He added that yields are a major consideration. “There are a lot of repeatability and maturity problems with high-k/metal gate. We know there are complexities involved. We have to continue to add steps to the process, so high-k/metal gate costs will continue to go up until they reach a mature stage. Oxynitride on the other hand is very predictable, while high-k/metal gate will pose some risks.”
 
ALD throughput an issue
 
High-k remains “a huge cost adder,” said Dean Freeman, a semiconductor manufacturing analyst at Gartner Inc. (Stamford,Conn.). While SiON can be deposited quickly in a chemical vapor deposition (CVD) process, high-k requires atomic layer deposition (ALD) tools that are much slower and more expensive, ~$2M each. The metal gate requires sputtering tools, which also are relatively expensive. One or two extra mask layers also are required for a high-k/metal gate process flow, requiring more lithography tools on a high-k line. “Cost is the critical issue” for high-k/metal gate, Freeman said.
 
Gartner estimates that a processed leading-edge wafer costs ~$7000 at the major foundries now. Experts at the Sematech-sponsored International Symposium on Advanced Gate Stack Technology, being held this week in Austin, Texas, said that high-k/metal gate technology can add several thousand dollars in manufacturing costs. Equipment costs are much higher, but significantly lower yield is the major cost adder, they said.
 
Jerry Healey, a former manufacturing engineer at Freescale Semiconductor Inc. (Austin) who now operates a consulting business called Threshold Systems (Austin), said while oxynitrides can be deposited quickly in a batch or single-wafer deposition tool, an ALD tool may require 10-20 minutes to deposit a high-k dielectric. A 25-wafer lot can take 10 hours. Even more importantly, Healey said high-k/metal gate “kills the yields” and adds $1500-2000 per wafer. Others said the additional cost is closer to $3000 on average.
 
With SiON as a mature process, the natural affinity between silicon and SiON is replaced by less well-understood high-k dielectrics that tend to have higher interface traps and other defects. Experts estimate that a SiON process with a 90% yield may compare with an estimated 70% yield for a high-k/metal gate flow at these early stages. “SiO2 is a God-given material, with a natural interface with silicon,” said T.P. Ma, a professor at Yale University. “For high-k, it will be a slow learning curve, and the problems will be hard to overcome.”
 
For microprocessor vendors, high-k/metal gate offers significant performance and gate leakage advantages that make those cost adders bearable, Ma said. SiON scaling stopped in 2003 at the 1.2 nm thickness, he noted. While strained silicon took up the performance scaling banner then, it also has reached maturity, Ma said. “How much more strain can they do? Already, the strain levels are almost cracking the wafer. Going to high-k offers not only performance advantages, but also improved gate leakage.”
 
Active power important
 
TSMC’s Wei argued that for high-end wireless ICs, a previous concern over standby power has been replaced by active power considerations, driven by handsets being used for web browsing, e-mail and video processing. “The high-end chips have new functions, such as Bluetooth, GPS, mobile TV and Internet browsing. People are going to use their cellphones much more, rather than keep them in standby mode most of the time. So active power plays a much more important role.”
 
Wei argued that SiON can provide a better solution than high-k/metal gate stack. Citing the well-known rule that power depends on the frequency, the capacitance, and a square of the voltage, Wei said that high-k/metal gate reduces gate leakage, “but when it does that, the capacitance goes up, and active power goes up. It is a trade-off between active power and standby leakage. If active power is the main consideration, then oxynitrides have a better position for power-limited applications.”
 
Experts at the Sematech conference noted that fundamentally, capacitance depends on the electrical oxide thickness (EOT), regardless of what kind of dielectric is used. “With high-k, you can get a thinner EOT, even though it is more expensive to manufacture,” Ma said. “Wireless applications can live with a thicker EOT than microprocessors. For low-power ICs, foundries like TSMC can make them without too much extra overhead.”
 
Wei said he could not describe whether TSMC’s high-k/metal gate process is a gate-first or gate-last process. Although the basic decisions have been made, the high-k/metal gate process “will be hardened along the way,” Wei said. “Some customers cannot wait, so they will join our R&D development vehicle,” he added, referring to early 28 nm shuttles. The customers who are early 28 nm high-k adopters will tape out different test vehicles that can be tested on the shuttles.
 
“Our 28 nm high-k/metal gate is not at a very mature stage now,” Wei said. “Our plan is that by the second half of 2009, the technology will reach its maturity stage. Some customers cannot wait; they want to do it early, so we try to accommodate their needs.”
 
TSMC refers to its leading-edge low-power process as LPT, with the T standing for either turbo or triple-gate oxide, with a dual-gate oxide as a subset. For customers seeking additional performance, Wei said the third transistor on the LPT process delivers better performance than the high-k/metal gate process. “For the third transistor, we try to minimize the cost. We have the mask adder under good control when we add the third oxide level.” TRADUCTION GOOGLE
Citant le Haut-k des coûts, des plans de TSMC Dual-Track 28 nm Solutions en 2010
TSMC a déclaré qu'elle offrira deux silicium oxynitride (Sion) et porte high-k/metal solutions à la nœud 28 nm, avec début de la fabrication de départ au début de 2010 pour la faible puissance turbo processus et dans la première moitié de 2010 pour la haute - k permis de haute performance processus. À ce stade, high-k/metal porte processus de flux peuvent ajouter des milliers de dollars en plaquettes par les coûts de transformation, ont déclaré les experts.
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Traduction FR par google :
 
Taiwan Semiconductor Manufacturing Co. Ltd (TSMC, Hsinchu, Taiwan) dit qu'il va offrir à la fois de silicium oxynitride (Sion) et porte high-k/metal solutions à la nœud 28 nm, avec les premiers multi-wafer de départ des navettes vers la fin de l'année en temps pour la fabrication en volume depuis le début en 2010.
 
Le 28LPT (de faible puissance turbo) processus, sur la base d'oxynitrures, entrera début de la fabrication au cours du premier trimestre de 2010, et le 28HP (haute performance) processus, avec une porte high-k/metal pile, sera prêt dans le premier semestre de 2010.
TSMC envisage de commencer à 28 nm à faible puissance de fabrication au début de 2010.
 
Pour son microprocesseur et graphiques haut de gamme des clients, TSMC fournira un porte high-k/metal processus, a déclaré John Wei, TSMC directeur principal de la technologie de pointe mise sur le marché. Citant le coût et la consommation d'énergie active considérations, at-il dit SION offre des avantages significatifs pour les clients sans fil par rapport à high-k/metal porte piles.
 
Le TSMC annonce vient un jour seulement avant une technologie de la Silicon Valley colloque prévu pour sept 30 de la plate-forme commune des partenaires, y compris IBM (Armonk, NY), Chartered Semiconductor Manufacturing Ltd (Singapour), et Samsung Electronics Co. (Seoul, South Corée). La plate-forme commune des partenaires souligner une solution high-k/metal porte à la génération 32/28 nm, arguant du fait qu'elle prévoit un simple processus global de Sion et plus strictes échelle de la longueur de la porte et les contacts. La plate-forme commune des partenaires cherchent à attirer le volume sans fil IC clients de TSMC, la plus grande fonderie par une large marge.
 
Bien que TSMC fera puces 32 nm pour sélectionner les clients, l'entreprise met l'accent sur la génération 28 nm, qui est son principal à la fine pointe de processus, a dit Wei. Une gamme complète de la propriété intellectuelle et la conception de soutien est en préparation pour le processus 28 nm. Lors de la génération 45 nm, TSMC a mis l'accent sur un 40 nm à la suite de processus et de la technologie IP.
 
TSMC, Wei a dit, "a défini 40 nm comme notre principale plate-forme à la génération 40/45, de sorte que nous avons déjà déplacé 1,5 générations, de 65 à 40. Aller à 28 nm est un noeud de plein-migration. À l'heure actuelle, 45 nm est en production de volume, et 40 nm est tout à fait faire un grand tapeouts nombre d'. Certains produits à 40 nm sont dans la phase pilote de vérification. "
 
Le coût pour l'additionneur high-k/metal porte reste considérable. "La raison n ° 1 en nous la conception de ces deux voies est le coût moyen», a dit Wei. "High-k et en métal porte la technologie n'est pas mature, et il implique un grand nombre de matériaux et des processus additionnels. Avec eux, le coût additionneur monte. Applications sans fil, la plupart du temps, sont très sensibles au coût. Nous pensons oxynitride offre encore beaucoup plus efficace solution pour les applications sans fil. Ce n'est pas comme les CPU, Intel où peut bien passer quelques dollars de la poursuite d'une technologie très complexe. "
 
Il a ajouté que les rendements sont d'une importance considérable. «Il ya beaucoup de la répétabilité et de la maturité des problèmes avec high-k/metal porte. Nous savons qu'il existe des complexités. Nous devons continuer à ajouter des mesures pour le processus, afin high-k/metal porte coûts continueront d'augmenter jusqu'à ce qu'ils arrivent à une étape mûre. Oxynitride d'autre part est très prévisible, tandis que high-k/metal porte va poser un certain nombre de risques. "
 
ALD débit d'une question
 
Haut-k reste "un énorme coût additionneur", a déclaré Dean Freeman, un analyste de fabrication de semi-conducteurs chez Gartner Inc (Stamford, Connecticut). SION Tout peut être déposé rapidement dans un dépôt chimique en phase vapeur (CVD), en haute-k exige le dépôt couche atomique (ALD) des outils qui sont beaucoup plus lents et plus coûteux, ~ 2 M $ chaque. La porte de métal pulvérisation nécessite des outils, qui sont aussi relativement coûteux. Une ou deux couches de masque sont également nécessaires pour un processus high-k/metal porte débit, exigeant plus de lithographie outils sur un haut-k ligne. "Le coût est de la question critique" pour high-k/metal porte, dit Freeman.
 
Gartner estime qu'un traitement à la fine pointe de plaquettes coûts ~ 7000 $ à l'occasion des grandes fonderies maintenant. Les experts de la SEMATECH-parrainé Symposium international sur la porte de la pile Advanced Technology, qui se tient cette semaine à Austin, Texas, dit que la porte high-k/metal technologie peut ajouter plusieurs milliers de dollars dans les coûts de fabrication. Frais d'équipement sont beaucoup plus élevés, mais nettement plus faible rendement est le principal coût additionneur, ont-ils dit.
 
Jerry Healey, un ancien ingénieur de fabrication à Freescale Semiconductor Inc (Austin), qui exploite aujourd'hui un cabinet-conseil a demandé des systèmes de seuil (Austin), dit tout oxynitrures peut être déposé rapidement dans un lot ou d'un seul wafer dépôts outil, un outil ALD mai exiger 10-20 minutes à déposer un haut-k diélectrique. A 25-wafer beaucoup de choses peuvent prendre 10 heures. Plus important encore, Healey porte high-k/metal dit «tue les rendements" et ajoute $ 1500-2000 par wafer. D'autres ont dit le coût supplémentaire est plus proche de $ 3000 sur la moyenne.
 
SION avec la maturité en tant que processus, l'affinité naturelle entre le silicium et Sion est remplacé par le moins bien compris de haut-k diélectriques qui ont tendance à être plus élevé interface pièges et autres défauts. Les experts estiment que le processus de SION avec un rendement de 90% mai comparer avec une estimation de rendement de 70% pour un flux high-k/metal porte à ces premières étapes. "SiO2 est un Dieu-matériau donné, avec une interface naturelle avec le silicium», a déclaré TP Ma, un professeur à l'Université de Yale. "Pour la haute-k, ce sera une courbe d'apprentissage lent, et les problèmes seront difficiles à surmonter."
 
Pour les fournisseurs de microprocesseurs, high-k/metal portail offre des performances et porte fuite avantages qui font de ces additionneurs coût supportable, Ma dit. SION échelle arrêté en 2003 à 1,2 nm d'épaisseur, at-il noté. Bien que tendues silicium a pris la bannière de l'échelle performance lors, il a également atteint la maturité, Ma dit. "Combien de souche peuvent-ils faire? Déjà, les niveaux de tension sont presque le décryptage du wafer. Aller au haut-k offre non seulement la performance des avantages, mais aussi l'amélioration de la porte de fuite. "
 
Puissance active importante
 
TSMC de Wei a fait valoir que pour les haut de gamme de circuits intégrés sans fil, une préoccupation plus de l'alimentation a été remplacé par des considérations de puissance active, mû par les appareils utilisés pour la navigation web, e-mail et le traitement de la vidéo. "Le haut de gamme ont des puces de nouvelles fonctions, telles que Bluetooth, GPS, télévision mobile et la navigation sur Internet. Les gens vont utiliser leur téléphone cellulaire beaucoup plus, plutôt que de le garder en mode veille la plupart du temps. Donc, la puissance active joue un rôle beaucoup plus important. "
 
Wei a fait valoir que SION peut fournir une meilleure solution que high-k/metal porte pile. Citant la célèbre règle que le pouvoir dépend de la fréquence, la capacité, et d'un carré de la tension, Wei a dit que la porte high-k/metal porte réduit les fuites, "mais quand il le fait, la capacité augmente, et active va pouvoir en place. Il est un compromis entre la puissance active et en attente de fuite. Si la puissance active est la principale considération, puis oxynitrures d'une meilleure position pour pouvoir limité d'applications. "
 
Les experts présents à la conférence de SEMATECH a noté que, fondamentalement, la capacité dépend de l'épaisseur d'oxyde électrique (EOT), quel que soit le type de diélectrique est utilisé. «Avec K-haut, vous pouvez obtenir une mince EOT, même si elle est plus coûteuse à la fabrication," Ma dit. "Applications sans fil peut vivre avec un épais EOT que de microprocesseurs. Pour de faible puissance circuits, les fonderies comme TSMC peut les rendre sans trop de frais généraux supplémentaires. "
 
Wei a dit qu'il ne pouvait pas préciser si TSMC high-k/metal porte du processus est un porte-première ou la dernière porte-processus. Bien que les décisions fondamentales ont été faites, le porte high-k/metal processus "sera durci le long de la voie», a dit Wei. "Certains clients ne peuvent pas attendre, ils se joindront à notre R & D au développement de véhicules", at-il ajouté, se référant au début de 28 nm navettes. Les clients qui sont au début 28 nm de haut-k adoptants seront différentes bandes d'essai des véhicules qui peuvent être testés sur les navettes.
 
"Nos 28 nm high-k/metal n'est pas la porte à un stade de maturité maintenant», a dit Wei. «Notre plan est que d'ici la deuxième moitié de 2009, la technologie atteindra son stade de maturité. Certains clients ne peuvent pas attendre, ils veulent le faire au début, de sorte que nous essayons de tenir compte de leurs besoins. "
 
TSMC se réfère à son avant-garde de faible puissance en tant que processus LPT, avec le T soit debout pour turbo ou triple porte-oxyde, avec un double-gate oxyde comme un sous-ensemble. Pour les clients cherche à obtenir de nouvelles performances, Wei a dit le troisième transistor LPT sur le processus offre de meilleures performances que la porte high-k/metal processus. "Pour la troisième transistor, nous nous efforçons de réduire au minimum le coût. Nous avons le masque dans de bonnes additionneur de contrôle lorsque l'on ajoute le troisième niveau d'oxyde. "


Message édité par super_newbie_pro le 27-10-2008 à 20:35:03

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n°6663640
lubicdj
Je ne suis ce que je veux être
Posté le 28-10-2008 à 17:04:15  profilanswer
 

28nm ?? Bon sang, imaginez la puissance des puces à cette finesse !! Par contre, ce que je ne saisi pas c'est le planning de déploiement. Le 40nm au Q1 2009, le 32nm fin 2009 et le 28nm Q1 2010... Sous réserve qu'ils n'aient pas de retard. Mais vu le coût d'une migration d'une chaine de production, pourquoi faire 3 migrations en l'espace de 12 mois ?! Pourquoi ne pas sauter du 40nm au 28nm ?


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n°6663650
m16
Posté le 28-10-2008 à 17:09:09  profilanswer
 

lubicdj a écrit :

28nm ?? Bon sang, imaginez la puissance des puces à cette finesse !! Par contre, ce que je ne saisi pas c'est le planning de déploiement. Le 40nm au Q1 2009, le 32nm fin 2009 et le 28nm Q1 2010... Sous réserve qu'ils n'aient pas de retard. Mais vu le coût d'une migration d'une chaine de production, pourquoi faire 3 migrations en l'espace de 12 mois ?! Pourquoi ne pas sauter du 40nm au 28nm ?


 
ou on attend 1 an,surtout qu'il y a de forte chance que les carte , voir meme la memoire ne soit pas compatible (avec un peu de chance l'alim et la carte graphique  si)


Message édité par m16 le 28-10-2008 à 17:09:48
mood
Publicité
Posté le 28-10-2008 à 17:09:09  profilanswer
 

n°6664540
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 29-10-2008 à 08:21:36  profilanswer
 

80 coeurs chez intel ; ça marche et pas qu'un peu... Bon ok il reste la conso à revoir lol mais en 22nm ça pourrait le faire !  :pt1cable:  
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We managed to get some additional details and pictures of this 80-core CPU beast. We had a chance to see and picture the wafer and you can clearly see that this CPU is going to be huge, but since its now developed in 65nm, there will be a lot of chance to some serious shrinkage.
 
If you take into account that the 80-core CPU should come in five to seven years, this would probably be the time of 10nm or even smaller transistors, as 32nm is due in late 2009 or early 2010 and two years after is the time for 22nm, so in 2012.
 
As you can see, the CPU is quite huge; but we also learned that at this stage this CPU cannot run Windows. However, it shows some basic functionalities and a smart CPU management where it can turn off cores it doesn’t need and save some power and battery life.
 
http://www.fudzilla.com/images/stories/2008/October/General%20News/Gitex/80_core.jpg
 
http://www.fudzilla.com/images/stories/2008/October/General%20News/Gitex/80_core1.jpg
 
http://www.fudzilla.com/images/stories/2008/October/General%20News/Gitex/80_core2.jpg
 
We were shocked to see Intel's 80-core CPU that was up and running at Gitex Dubai trade show. To make it more interesting, Intel was showing it off at the general public area outside of the tradeshow and we found out about it by chance.
 
First of all, this is not Larrabee; we’ve asked, and the engineer guarding this live demo with his life told us that this is a project that started even before Larrabee. This is a CPU of the future that features 80 small cores and this CPU can perform 1 Teraflop with these 80 cores with 78.35W and 3.13GHz clock speed.
 
This CPU is smart; if you don’t need that much computational power it will shut down most of its cores and downclock the CPU all the way to 780MHz, the peak Teraflops performance will drop to 0.01 and it will only need 6.45W to compute the 4tile, 4x4 matrix mult withcomm equation.
 
We also learned that this research CPU should be ready to market in five to seven years and that the current demo CPU was done in 65nm. This is the direction that Intel is taking; so after eight, sixteen, thirty-two and sixty-four there will be an eighty-core CPU and that should happen between the sixty-four and ninety-six core versions. Sounds crazy, doesn’t it? But this is the direction.
 
We can only hope that Intel can make the software guys find a use for eighty cores, as they are struggling to put four of them in good use. This is what it looks like and more to come soon.
 
http://www.fudzilla.com/images/stories/2008/October/General%20News/Gitex/intel_80.jpg
 
http://www.fudzilla.com/images/stories/2008/October/General%20News/Gitex/intel_80a.jpg
 
http://www.fudzilla.com/images/stories/2008/October/General%20News/Gitex/intel_80b.jpg
 
source : http://www.fudzilla.com/index.php? [...] &Itemid=66 et http://www.fudzilla.com/index.php? [...] &Itemid=66


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n°6664546
tous
http://www.annuaire-guitare.fr
Posté le 29-10-2008 à 08:39:07  profilanswer
 

[:drap]

n°6680682
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 06-11-2008 à 18:01:29  profilanswer
 

TSMC s'envole vers plus de finesse, avec un grand bond prévu dès l'année prochaine. On sait depuis peu que la firme devrait commencer la production massive en 40 nm lors du second trimestre 2009, avec 6 mois de retard, mais les choses devraient ensuite très vite s'enchaîner.
 
Au dernier trimestre 2009, la production en 32 nm devrait déjà commencer chez TSMC, le 40 nm ne serait alors qu'une simple transition dans les technologies de gravure. La firme annonce aussi pouvoir passer au 22 nm en 2011, puis au 15 nm en 2013.
 
Seul problème pour le numéro deux en recherche et développement de TSMC, Jack Sun, la réduction du coût de production est en chute libre selon une moyenne annuelle de 29 % entre 1993 et 2003, et les prévisions fixent ce chiffre à 26 % entre 2003 et 2018. Ce qui veut dire qu'en dessous du 32 nm, il sera de plus en plus difficile de réduire les coûts par rapport au précédent processus de gravure, alors que même que la réduction de la finesse de gravure est censée offrir un intérêt essentiel à l'industrie : la réduction des coûts de production des puces électronique (plus de puces imprimées sur une même galette de silicium).
 
Burn Lin, responsable de la division de miniaturisation des patrons de gravure chez TSMC, affirme par ailleurs que la firme mettra aussi son premier processus de gravure MEBDW (multiple-electron-beam direct write) en 2009. Une technique qui permet de graver en dessous des 20 nm, et dont le développement commencera donc dès l'année prochaine.
 
source : http://www.pcinpact.com/actu/news/ [...] m-2009.htm
===========
ça speed non ? AHAH j'adore :love:


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n°6681130
marllt2
Posté le 06-11-2008 à 21:32:48  profilanswer
 

Ils ne parlent pas du 28nm de 2010. Et il n'est pas cencé y avoir de 32nm...


Message édité par marllt2 le 06-11-2008 à 21:33:06
n°6694691
lubicdj
Je ne suis ce que je veux être
Posté le 13-11-2008 à 23:06:56  profilanswer
 

http://www.hardware-infos.com/img/startseite/amd_roadmap_2008_2011.jpg
source : http://www.hardware-infos.com/news.php?news=2509


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Vive les schtroumpf !! Dans notre société, il n'y aura jamais schtroumpfé autant de schtroumpf qu'en ces temps-ci. Schtroumpfons tous ensemble pour le bien de nos schtroumpfs !
n°6700116
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 17-11-2008 à 14:25:54  profilanswer
 

C'est parti ; le 40nm entre en production de masse
 
Je vous retransmets un mail reçu à l’instant d’Andrew Shephard de TSMC :
=======================
De : Andrew Shephard
Envoyé : lundi 17 novembre 2008 13:50
À : moi
Objet : Re: Fuzilla say : Nvidia has hoped to have its 40nm chips earlier but due to some delays caused by TSMC
Importance : Haute
 
David,
 
This may be interesting, see quote from Nvidia.
 
Also see this from a US guy who got a pre-brief...  http://www.eetimes.com/news/semi/s [...] 139&pgno=1
 
Best regards
 
Andrew
 
Release will be live in a few minutes a more generic 'business' version will be on PR Newswire.
 
 
Press release follows:
 
TSMC ramps most advanced available process technology to volume production
 
Foundry’s first 40 nanometer (nm) process lowers costs and power for high-performance and wireless devices to innovate out of the downturn
 
Hsin-chu, Taiwan, November 17, 2008 - TSMC (TSE: 2330, NYSE: TSM) has announced volume production of the foundry segment’s only 40nm semiconductor manufacturing process with the successful ramp of its 40nm General Purpose (G) and Low Power (LP) versions.  A comprehensive design infrastructure including library, IP, design flow, engineering service, and monthly CyberShuttleTM prototyping vehicles is also ready for these two processes.
 
The 40nm process is one of the semiconductor industry’s most advanced manufacturing process technology.  TSMC’s 40nm G and LP processes were formally announced in March as part of the company’s advanced technology offering. The 40G process targets performance-driven applications including CPU, GPU (graphic processing units), game consoles, networking, FPGA, hard disc drive, and other devices.  The 40LP process targets low power applications including cellular baseband, application processors, portable consumer and wireless connectivity devices.
 
"We view 40nm as an important process node for the cost-effective development of graphics chips and other devices, especially in 2009. This is another example of a long and successful history of AMD and TSMC ramping leading edge processes," said Rick Bergman, Senior Vice-President & General Manager, AMD Graphics Products Group.
“Today designers are faced with the challenge of increasing the functionality of their product while not increasing power consumption. By rolling out the industry’s most advanced programmable logic devices at 40-nm, we are enabling designers to quickly achieve new levels of integration and innovation, while staying within their power budgets,” said Bill Hata, Altera senior vice president of Worldwide Operations and Engineering.  
 
"High-performance GPUs are only continuing to grow in importance for a
variety of industries," said Debora Shoquist, NVIDIA senior vice president of Operations.  "The advantages that TSMC's 40nm G process provides to designing a GPU will allow us to continue pushing the limits of what’s currently possible.”
 
“While timed to respond to the technical requirements of our broad customer base, the two processes are clearly the right manufacturing processes at the right time and can help the semiconductor industry, and conceivably other portions of the global economy, to innovate out of the current downturn,” said Jason Chen, Vice President, Worldwide Sales & Marketing, TSMC.
 
TSMC’s 40G and 40LP processes passed process qualification, reaching “first wafers out” status as planned and completed product qualification in October when first customer wafers entered production. As with every TSMC process node, the 40G and 40LP processes offer a full range of mixed-signal and RF options, along with embedded memory, to support a broad range of analog/RF-intensive and memory-rich applications.  
 
“Once again we have continued TSMC’s long-standing record of delivering commercially available processes exactly when we said we would and way ahead of competitors,” said Dr. Mark Liu, senior vice president, Advanced Technology Business, TSMC.
 
Multiple customers at 40nm have adopted Reference Flow 9.0, a production-proven design infrastructure that allows designers to take full advantage of 40G and 40LP processes. TSMC’s Reference Flow includes a number of innovative power reduction techniques and tools that allow designers considering 45nm design rules to transparently target their designs to 40nm processes without explicitly dealing with a multitude of scaling factors. Reference Flow also facilitates enhanced timing, statistical design and design for manufacturing (DFM).            
 
TSMC's 40G and 40LP processes offer designers up to a 2.35 times raw gate density improvement over the 65nm node. The 40G process is up to 30% faster than TSMC’s 65nm GP process at the same leakage, or up to 70% lower leakage at the same speed.  In addition, it provides up to 45% lower active power than the 65GP process.  The 40LP process provides up to 46% lower leakage and up to 50% lower active power than TSMC’s 65LP at the same speed. It also features the smallest SRAM cell size, 0.242um2, and macro size in production today.
 
About TSMC
TSMC is the world’s largest dedicated semiconductor foundry, providing the industry’s leading process technology and the foundry’s largest portfolio of process-proven libraries, IP, design tools and reference flows. The Company’s total managed capacity in 2008 is to exceed nine million (8-inch equivalent) wafers, including capacity from two advanced 12-inch - GIGAFABs ™, four eight-inch fabs, one six-inch fab, as well as TSMC’s wholly owned subsidiaries, WaferTech and TSMC (Shanghai), and its joint venture fab, SSMC. TSMC is the first foundry to provide 40nm production capabilities. Its corporate headquarters are in Hsinchu, Taiwan. For more information about TSMC please see http://www.tsmc.com.
 
================
 
et un extrait de l'article cité par Andrew :
 

Citation :

TSMC claims that several companies have jumped on its 40-nm process, such as Altera, AMD, Broadcom, LSI, Marvell, Nvidia, NXP, ST and Sun. At 40-nm, TSMC offers several derivatives, including general purpose (40G) and low-power (40LP) versions.
 
The 40G process targets performance-driven applications, including processors, graphics chips, networking devices, field programmable gate arrays (FPGA), storage ICs and others. The 40LP process targets low-power applications, including cellular baseband, application processors, portable consumer and wireless connectivity devices.
 
TSMC's 40G and 40LP processes passed process qualification, reaching ''first wafers out'' status as planned and completed product qualification in October. Both processes offer mixed-signal and RF options, along with embedded memory.
 
Besides 40-nm, TSMC is leading in other processes. In September, the company rolled out its 32- and 28-nm processes. The 32-nm process is a cost-down version of its 40-nm technology, while 28-nm is considered by TSMC as a ''full-node'' offering.
 
At 28-nm, TSMC plans to offer two separate options for the gate stack: conventional silicon oxynitride (SiON) and a high-k/metal-gate technology. But at 32-nm, the company will only offer a SiON for the gate stack


Message édité par super_newbie_pro le 18-11-2008 à 01:33:16

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n°6701117
DK
No pain, no gain
Posté le 17-11-2008 à 22:09:53  profilanswer
 

Merci SNP  :jap:

n°6715397
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 27-11-2008 à 14:17:05  profilanswer
 

La DDR3 va commencer à devenir intéressante !
========
Elpida annonce avoir terminé la mise au point de son nouveau processus de gravure en 50 nm, de quoi faire un véritable bond en avant dans la production de mémoire vive DDR3.
 
Ces nouvelles puces de RAM en 50 nm sont capables de monter à une fréquence de 1250 MHz (2500 MHz DDR), et sans excéder la tension standard de la DDR3 fixée à 1,5 V. De plus, cette RAM est aussi capable de fonctionner à des fréquences inférieures sur des tensions encore plus basses : 2000 MHz sur du 1,35 V et 1800 MHz sur du 1,2 V.
 
Elpida DDR3 50 nm 2500 MHz
 
Une avancée majeure dans le nouveau standard DDR3, rappelons que les toutes premières puces de DDR3 en 50 nm furent annoncées en août dernier par le fabricant. Elpida annonce maintenant que la production massive de cette RAM en 50 nm commencera entre les mois de janvier et de mars 2009, une année qui s'annonce très érotique.
source : http://www.pcinpact.com/actu/news/ [...] hz-15v.htm


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n°6715417
Profil sup​primé
Posté le 27-11-2008 à 14:29:39  answer
 

:jap:  
 
ddr3 moins chere donc...

n°6754547
marllt2
Posté le 23-12-2008 à 04:27:06  profilanswer
 

Des news sur le tri-gate d'Intel ? ( http://www.clubic.com/actualite-35 [...] 32-nm.html )

Message cité 1 fois
Message édité par marllt2 le 23-12-2008 à 04:27:34
n°6754970
NightmareR​equiem
Posté le 23-12-2008 à 13:28:11  profilanswer
 

Je comprend pas comment ce décide la finesse de gravure? 55,40,22nm pour TSMC; 65,45,32nm pour Intel. Comment ça marche ?? Quelqu'un peut expliquer ça ??

n°6755001
m16
Posté le 23-12-2008 à 13:47:15  profilanswer
 


 
 
 D'après les statistiques communiquées par le fondeur les transistors de type tri-gate seraient 45% plus rapide pour changer d'état tout en consommant 35% d'énergie en moins pour changer d'état. Enfin il est question de 2009 pour la mise en pratique de cette nouvelle technologie
 
je note
penser a changer de configuration en 2009 (plutot fin 2009 d'ailleurs)
 
si ca se trouve y aura plus besoin de ventilo? (ca va hurler dans les chaumieres :sol: )

n°6755008
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 23-12-2008 à 13:50:54  profilanswer
 

Peut-être aura-t-on la chance de voir le tri-gate dans les révisions 32nm du Nehalem ?


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n°6755020
vigor650
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Posté le 23-12-2008 à 13:58:05  profilanswer
 

eh m***e moi qui ai investi dans un watercooling  :lol:
au fait est ce que les developpeurs de jeux et soft vont suivrent?


Message édité par vigor650 le 23-12-2008 à 13:59:45

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celui qui confond intelligence et instruction c'est qu'il lui manque au moins une des deux !  http://www.worldometers.info/fr/
n°6755141
m16
Posté le 23-12-2008 à 14:50:04  profilanswer
 

super_newbie_pro a écrit :

Peut-être aura-t-on la chance de voir le tri-gate dans les révisions 32nm du Nehalem ?


 
bin en 2 versions
 
tri gate = hdg.
normal = mdg.
 
je sais pas si il vont pas en profiter pour nous sortir une revision du socket, evidement incompatible avec l'ancienne.
je parle meme pas des carte mere qui vont couter un bras.


Message édité par m16 le 23-12-2008 à 14:51:08
n°6755901
marllt2
Posté le 23-12-2008 à 21:29:39  profilanswer
 

super_newbie_pro a écrit :

Peut-être aura-t-on la chance de voir le tri-gate dans les révisions 32nm du Nehalem ?


Ca non par contre.  ;)

n°6800439
marllt2
Posté le 17-01-2009 à 22:06:14  profilanswer
 

Transition 32nm/28nm ralentie : http://www.eetimes.com/news/semi/s [...] =212900825
 
Chez Intel aussi le tick/tock va ralentir, comme on le sait depuis quelques temps, même si officiellement il n'y a aucune déclaration.


Message édité par marllt2 le 17-01-2009 à 22:08:54
n°6801086
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 18-01-2009 à 12:48:27  profilanswer
 

Etrange, le 32nm semble aussi être décalé en 2011 pour les GPU, chez AMD alors que TSMC annonçait une dispo pour fin 2009 et le 28nm pour 2010... ( http://forum.hardware.fr/hfr/Hardw [...] m#t6662270 )
 
AMD will wie geplant an der Roadmap festhalten, erst 2011 32nm CPUs mit 2-, 4- und mehr als 4 Kernen zu produzieren. Weiter ist bekannt geworden, dass nicht nur 40nm GPUs von AMD, eventuell schon in Dresden, selbst gefertigt werden würden, sondern auch die kommende 32nm GPU-Generation.
 
Wir berichteten vor einiger Zeit, dass AMD im Werk in Dresden mit der Umrüstung für die Herstellung von 40nm-GPUs bereits in "vollem Gange" ist, um diese selbst herstellen zu können. In einem geheimen Beliferungsvertrag zwischen der neuen Foundry Co. und AMD ist geregelt, welche Mikroprozessoren (CPUs und GPUs) der Konzern selbst herstellen muss. Hier steht geschrieben, dass AMD den 32nm-Fertigungsprozess für GPUs "implementieren muss". Dies würde bedeuten, dass auch die kommende GPU-Generationen, in 32nm, von AMD selbst gefertigt werden würden.
 
Es kann davon ausgegangen werden, dass auch diese GPUs in Dresden gefertigt werden könnten, da dies für den planmäßigen Anlauf von 40nm- sowie 32nm-GPUs bestimmt ist. Wann die Produktion für die 32nm GPUs allerdings beginnen ist noch Unbekannt. Hier kann man auf ein Datum, welches analog mit der 32nm-CPU Generation ist, tippen; dies zwischen 2010 und 2011.
 
http://news.ati-forum.de/images/stories/Salvadore/2009/road.gif
 
http://news.ati-forum.de/images/stories/Salvadore/2009/32nmdresden.jpg
 
source : http://news.ati-forum.de/index.php [...] pus-selbst


Message édité par super_newbie_pro le 18-01-2009 à 13:11:38

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n°6830743
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 04-02-2009 à 11:58:45  profilanswer
 

Qimonda dévoile sa RAM DDR3 en 46 nm, la plus fine du monde
 
Qimonda annonce la mise au point de la première barrette de RAM basée sur les plus petites puces de 2 Gbits de mémoire DDR3 au monde.
 
Ces puces de 2 Gbits de RAM sont gravées selon le dernier procédé Buried Wordline propre à Qimonda, qui augmente la finesse de gravure à 46 nm. Pour 2 Gbits de capacité, ces puces font seulement 55 mm² de surface, un record en la matière.
 
Cette petite surface de puce permet de multiplier par trois le nombre de puces par wafer par rapport à une gravure en 75 nm, et de diminuer d'autant les coûts de production. Le 46 nm permet aussi de réduire la consommation d'énergie jusqu'à 75 % pour les barrettes de mémoire haute densité.
 
« Avec cette première puce de mémoire fonctionnelle en 46 nm, Qimonda montre son potentiel pour regagner la domination technologique du marché de la mémoire vive » explique le PDG de la firme, qui ajoute que même Intel a récemment reconnu Qimonda comme le fournisseur de DDR3 le plus avancé du secteur.
 
En dépôt de bilan, Qimonda profite de cette annonce pour regagner de l'intérêt face aux potentiels investisseurs. La firme explique qu'aucun plan de restructuration n'a encore été décidé pour son avenir. Il semble encore reste quelque espoir pour le fabricant de mémoire allemand.
source : http://www.pcinpact.com/actu/news/ [...] evoile.htm
 
********
 
USB 3.0 : http://www.eetimes.com/news/latest [...] =213001309


Message édité par super_newbie_pro le 05-02-2009 à 10:24:13

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n°6839150
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 09-02-2009 à 20:28:09  profilanswer
 

Hynix : première puce de DDR3 1 Gb gravée en 40 nm
 
Hynix vient d'annoncer avoir gravé la première puce 1 Gb (128 Mo) de DDR3 en 40 nm. Celle-ci répond aux spécifications d'Intel et un premier module composé des nouvelles puces Hynix devrait rapidement être validé par le père des Core i7. Cette puce fonctionne jusqu'à 2133 Mb/s suivant la tension qui lui est appliquée. Hynix espère gagner plus de 50 % en productivité grâce à cette nouvelle finesse (puces plus petites = plus de puces par wafer). Le fondeur annonce que la production de masse de la DRAM exploitant le 40 nm devrait commencer au troisième trimestre 2009.
source : http://www.matbe.com/actualites/?start=0#news59331


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n°6839190
Fantryt
Posté le 09-02-2009 à 20:41:58  profilanswer
 

Alors là, super_newbie_pro, je ne peux que te féliciter . Bonne initiative, ce topic . J'avais eu la même idée, mais ne sachant pas où trouver les news, j'ai abandonné le projet avant de l'avoir commencé ... :pt1cable:
Bref,  [:acherpy]
(en plus je suis un petit passionné de la technologie je vais donc me pointer tous les jours xD)


Message édité par Fantryt le 09-02-2009 à 20:42:32
n°6839348
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 09-02-2009 à 21:49:54  profilanswer
 

Une puce non pas 2 fois plus puissante... Ni 10 fois... ni 50, ni 100... Mais 200 Fois !!! :ouch:  
 
***
 
S’pore-US team invent 200x-better microchip
 
A TEAM of Singaporean and American scientists have created the world’s most efficient microchip, which was unveiled in the United States yesterday (1am, Singapore time) to a gathering of researchers and global companies such as Intel, AMD and Nokia.
 
And if used in any number of their consumer devices, it is set to be open the door for many possibilities.
 
Namely, a mobile phone that can last for two weeks without being charged. Or, a pacemaker whose battery needs no changing. And for gamers, digital characters with far greater artificial intelligence than currently exists.
 
For the four scientists from Nanyang Technological University and Rice University in Texas who were behind the invention, the goal is a quantum leap in energy efficiency — their chip uses 30 times less energy and runs seven times faster than what is currently in the market, making their chip 200 times better.
 
“The success of this project would go a long way to promoting the advent of a new generation of ‘green’ IT at lower costs to consumers,” said Associate Professor Yeo Kiat Seng, one of the team members and NTU’s head of circuits and systems at the School of Electrical and Electronic Engineering.
 
While conventional microchips use up energy to overcome unwanted electrical signals generated during use, the team found an alternative way to improve performance: Through a design concept that harnesses such “noise” as a source of additional power instead.
 
“We lower the voltage dramatically and deal with the resulting computational errors by embracing the errors and uncertainties,” said Professor Krishna Palem of Rice University and director of NTU’s Institute of Sustainable Nanoelectronics.
 
In essence, the chip works by making random calculations instead of fixed ones.
 
A random meeting was also how the project came about. In 2005, Assoc Prof Yeo was visiting the Georgia Institute of Technology to oversee a student exchange programme and he chanced upon Prof Palem, who was with the university then, in his laboratory.
 
The latter got round to talking about the idea of making a microchip that would be powerful yet consume little energy. Assoc Prof then told him about NTU’s research and development unit in microchip technologies.
 
Three years after NTU and Rice University started their joint research, with NTU teaching fellow Dr Natalie Kong and Prof Palem’s student Dr Pinar Korkmaz joining the team, and after numerous tries and countless hours in the laboratory, the technological breakthrough came in December last year.
 
“We did not expect the performance to be so great,” said Assoc Prof Yeo. “Initially, our prediction was about 80 times to 100 times better.”
 
The team tested their chip several times to confirm the result.
 
Assoc Prof Yeo, who recounted how he took walks at nights to look at the stars for inspiration, described the project as an example of looking at things from another perspective. He said, “When knowledge ends, imagination begins.”
 
 :ouch: http://www.todayonline.com/articles/301044.asp  :ouch:

Message cité 2 fois
Message édité par super_newbie_pro le 09-02-2009 à 21:55:47

---------------
~ Sondage sur un lieu d'apprentissage de l'autonomisme ~ Camping la ressource ; Le survivalisme accessible ~
n°6839363
Fantryt
Posté le 09-02-2009 à 21:55:53  profilanswer
 

super_newbie_pro a écrit :

S’pore-US team invent 200x-better microchip
 
 :ouch: http://www.todayonline.com/articles/301044.asp  :ouch:


De quoi ??!

n°6841162
Fantryt
Posté le 10-02-2009 à 22:14:25  profilanswer
 

super_newbie_pro a écrit :

Une puce non pas 2 fois plus puissante... Ni 10 fois... ni 50, ni 100... Mais 200 Fois !!! :ouch:  
 
***
 
S’pore-US team invent 200x-better microchip
 
A TEAM of Singaporean and American scientists have created the world’s most efficient microchip, which was unveiled in the United States yesterday (1am, Singapore time) to a gathering of researchers and global companies such as Intel, AMD and Nokia.
 
And if used in any number of their consumer devices, it is set to be open the door for many possibilities.
 
Namely, a mobile phone that can last for two weeks without being charged. Or, a pacemaker whose battery needs no changing. And for gamers, digital characters with far greater artificial intelligence than currently exists.
 
For the four scientists from Nanyang Technological University and Rice University in Texas who were behind the invention, the goal is a quantum leap in energy efficiency — their chip uses 30 times less energy and runs seven times faster than what is currently in the market, making their chip 200 times better.
 
“The success of this project would go a long way to promoting the advent of a new generation of ‘green’ IT at lower costs to consumers,” said Associate Professor Yeo Kiat Seng, one of the team members and NTU’s head of circuits and systems at the School of Electrical and Electronic Engineering.
 
While conventional microchips use up energy to overcome unwanted electrical signals generated during use, the team found an alternative way to improve performance: Through a design concept that harnesses such “noise” as a source of additional power instead.
 
“We lower the voltage dramatically and deal with the resulting computational errors by embracing the errors and uncertainties,” said Professor Krishna Palem of Rice University and director of NTU’s Institute of Sustainable Nanoelectronics.
 
In essence, the chip works by making random calculations instead of fixed ones.
 
A random meeting was also how the project came about. In 2005, Assoc Prof Yeo was visiting the Georgia Institute of Technology to oversee a student exchange programme and he chanced upon Prof Palem, who was with the university then, in his laboratory.
 
The latter got round to talking about the idea of making a microchip that would be powerful yet consume little energy. Assoc Prof then told him about NTU’s research and development unit in microchip technologies.
 
Three years after NTU and Rice University started their joint research, with NTU teaching fellow Dr Natalie Kong and Prof Palem’s student Dr Pinar Korkmaz joining the team, and after numerous tries and countless hours in the laboratory, the technological breakthrough came in December last year.
 
“We did not expect the performance to be so great,” said Assoc Prof Yeo. “Initially, our prediction was about 80 times to 100 times better.”
 
The team tested their chip several times to confirm the result.
 
Assoc Prof Yeo, who recounted how he took walks at nights to look at the stars for inspiration, described the project as an example of looking at things from another perspective. He said, “When knowledge ends, imagination begins.”
 
 :ouch: http://www.todayonline.com/articles/301044.asp  :ouch:


Je comprends rien ... Deux cent fois plus rapide que quoi ?

n°6841166
serial_xp
Posté le 10-02-2009 à 22:16:35  profilanswer
 

[:drapal]

 

Topic intéressant :)

 

edit : je viens de lire un peu les infos techniques et franchement super boulot, une mine d'or ce topic.


Message édité par serial_xp le 11-02-2009 à 00:38:34
n°6841172
Profil sup​primé
Posté le 10-02-2009 à 22:20:08  answer
 

TEAM de Singapour et des chercheurs américains ont créé les plus efficaces au monde puce, qui a été dévoilé aux Etats-Unis hier (1 heures, Singapour temps) à un rassemblement de chercheurs et d'entreprises mondiales telles que Intel, AMD et Nokia.  
   
Et si elle est utilisée dans un certain nombre de leurs appareils, il est prêt à être ouvert la porte à de nombreuses possibilités.  
   
À savoir, un téléphone portable qui peut durer de deux semaines sans avoir été inculpés. Or, le stimulateur cardiaque dont la batterie ne nécessite pas de changer. Et pour les joueurs, avec des caractères numériques de l'intelligence artificielle beaucoup plus grande que celle qui existe actuellement.  
   
Pour les quatre scientifiques de Nanyang Technological University et l'Université de Rice au Texas, qui étaient à l'origine de l'invention, l'objectif est un bond en avant dans l'efficacité énergétique - de leur puce utilise 30 fois moins d'énergie et fonctionne sept fois plus rapide que ce qui est actuellement sur le marché, ce qui leur puce de 200 fois mieux.  
   
"Le succès de ce projet serait un moyen de promouvoir l'avènement d'une nouvelle génération de 'vert' IT à moindre coût pour les consommateurs», a déclaré le Professeur de Yeo Kiato Seng, l'un des membres de l'équipe et chef de la NTU circuits et des systèmes à l'École de génie électrique et électronique.  
   
Bien que l'utilisation de puces conventionnelles d'énergie pour surmonter indésirables des signaux électriques générés pendant l'utilisation, l'équipe a trouvé une autre façon d'améliorer les performances: Grâce à un concept de design tels que des harnais de "bruit" comme une source d'énergie supplémentaire au lieu.  
   
"Nous avons plus faible de la tension et de traiter de façon spectaculaire avec les erreurs de calcul en adoptant les erreurs et les incertitudes», a déclaré le professeur Krishna Palem de Rice University et directeur de l'Institut de NTU durable nanoélectronique.  
   
En substance, la puce fonctionne en faisant des calculs aléatoires au lieu de fixes.  
   
Une réunion a été également aléatoire la façon dont le projet a vu le jour. En 2005, Assoc Prof Yeo était en visite au Georgia Institute of Technology pour superviser un programme d'échange d'étudiants et il a par hasard Prof Palem, qui était à l'université, puis dans son laboratoire.  
   
Ce dernier a tour à parler de l'idée de faire une puce qui serait encore puissants consomment peu d'énergie. Assoc Prof puis lui a dit à propos de NTU de recherche et développement de l'unité dans la puce technologies.  
   
Trois ans après NTU et l'Université Rice ont commencé leur recherche commune, avec des collègues d'enseignement NTU Dr Natalie Kong et le Prof Dr Palem étudiant Pinar Korkmaz joindre à l'équipe, et après de nombreux essais et d'innombrables heures en laboratoire, la percée technologique en Décembre dernier année.  
   
"Nous ne nous attendions pas la performance d'être aussi grande», a déclaré le professeur Assoc Yeo. "Initialement, notre prévision est d'environ 80 fois à 100 fois mieux."  
   
L'équipe a testé la puce à plusieurs reprises pour confirmer le résultat.  
   
Assoc Prof Yeo, qui a raconté comment il a pris des promenades la nuit à regarder les étoiles, d'inspiration, a décrit le projet comme un exemple de regarder les choses d'une autre perspective. Il a dit, "Quand se termine la connaissance, l'imagination commence."

n°6841175
Fantryt
Posté le 10-02-2009 à 22:22:11  profilanswer
 

Traduction de Google, je suppose ?
Merci quand même ...  :)

n°6842010
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 11-02-2009 à 15:05:26  profilanswer
 

Vers des processeurs super-écolos ?
 
Un nouveau prototype de processeur beaucoup plus rapide et beaucoup plus économique en énergie a été présenté à San Francisco.
 
Un nouveau prototype de processeur a été dévoilé par des chercheurs de l'université de Rice lors du salon international Solid State Circuits, à San Francisco, que l’on pourrait qualifier de « plus » écologique que ceux actuellement développés.
 
Ce prototype s’appuie sur la technologie PCMOS (probability-based complementary metal-oxide semiconductor) qui se base sur un calcul de probabilités (à opposer à la logique Booléenne utilisée pour les processeurs actuels).
 
L’avantage de son utilisation est radical, puisqu’elle permettrait une consommation divisée par 30 par rapport aux processeurs CMOS (Complementary metal–oxide–semiconductor), qui sont ceux que l'on retrouve dans nos machines.
 
Outre, une consommation moins élevée, le prototype permettrait aussi de diminuer le temps de calcul, le processeur ferait alors les opérations 7 fois plus rapidement ! Il pourrait ainsi être mis à profit dans n’importe quel matériel (téléphones, composants PC, baladeurs, etc.).
 
Une belle invention pour réduire la consommation d’énergie dans le monde... A condition que ce prototype puisse un jour être commercialisé à grande échelle. Toujours est-il que les gourous du Green IT ont bon espoir que ce genre d'avancées révolutionnent à terme les conséquences de notre développement technologique sur la planète.
source : http://www.pcworld.fr/actualite/ve [...] los/26811/


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~ Sondage sur un lieu d'apprentissage de l'autonomisme ~ Camping la ressource ; Le survivalisme accessible ~
n°6845570
super_newb​ie_pro
A ta dispoition frère geek :P
Posté le 13-02-2009 à 22:09:44  profilanswer
 

Intel développe des interconnexions optiques dans ses puces
 
SAN FRANCISCO—Intel Corp. is studying optical interconnects with an eye toward replacing chip-to-chip electrical interconnects in order to overcome looming bandwidth issues as microprocessors with an increasing number of cores usher in the era of tera-scale computing.
 
Ian Young, an Intel Fellow and director of the No. 1 semiconductor company's advanced circuits and technology integration project, presented a paper at the IEEE's International Solid State Circuits Conference (ISSCC) here Wednesday (Feb. 11) describing progress in integrating the waveguides, detectors and modulators needed for integrating photonic interconnects directly onto CMOS chips.
 
Young described the performance of an eight-channel, 90-nm device that has demonstrated transmission and reception speed of up to 10Gb/s. The company's longer-term goal is to make optical components that can achieve higher bandwidth of between 100GB/s to 1 TB/s, Young said.
 
Sending information via photons as opposed to electrons offers inherent advantages in terms of higher speed and lower power consumption. But monolithic integration of the required photonic and electro-optic components within CMOS chips presents a host of challenges.
 
In his presentation to the ISSCC Monday, Mark Bohr, Intel senior Fellow and director of process architecture and integration, described interconnect as one of the five major challenges facing IC scaling to the 32-nm node and beyond. Bohr said optical interconnects could be the solution "if technologies can be developed that cost effectively integrate photonics with silicon logic."
 
A recent panel of experts at the Photonics West show in San Jose, Calif. acknowledged that the computer industry wants optical interconnects in its future multicore processors, but agreed that there is no clear light source to drive on-chip optics and said the technology needs to get to significantly lower heat, power and cost to be viable.
 
Light has been used to transmit data for decades. In telecommunications, fiber optic systems have been in use since the 1970s. Photonic technology is also used in computer networks and is increasingly displacing electronic transmission for shorter and shorter distance communications.
 
For Intel's prototype chip, a microprocessor, the photonics are placed on top of the CMOS die, which does not compromise the performance of the device's transistors, Young said. "Because we are on top of the die, it's easy to get light on and off the chip," Young said.
 
source : http://www.eetimes.com/news/latest [...] =213900581


Message édité par super_newbie_pro le 13-02-2009 à 22:10:17

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~ Sondage sur un lieu d'apprentissage de l'autonomisme ~ Camping la ressource ; Le survivalisme accessible ~
n°6861184
Fantryt
Posté le 25-02-2009 à 13:55:40  profilanswer
 

IBM a déjà réussi à bâtir des interconnexions optiques entre les coeurs de façon à ce qu'ils puissent échanger 8Tbits par seconde, Intel n'a donc réussi aucun challenge sur ce coup-ci .  ;)  Super_newbie_pro, as-tu évoqué le mini-module Peltier (à intégrer dans le processeur) dans ce topic ?

n°6866939
marllt2
Posté le 02-03-2009 à 03:53:26  profilanswer
 

http://www.anandtech.com/cpuchipse [...] i=3326&p=9
 

Citation :

Over six years ago I had dinner with Intel's Pat Gelsinger (back when he was Intel's CTO), and I asked him the same question I always do: "what are you excited about?" Back then his response was "threading", Intel was about to launch Hyper Threading and Pat was convinced that it was absolutely necessary for the future of microprocessors.  
 
It was at the same dinner that Pat mentioned Intel may do a chip with an integrated memory controller much like AMD, but that an IMC wouldn't solve the problem of idle execution units - only indirectly mitigate it. With Nehalem, Intel managed to combine both - and it only took 6 years to pull it off.  
 
Pat also brought up another very good point at that dinner. He turned to me and said that you can only integrate a memory controller once, what do you do next to improve performance? Intel has managed to keep increasing performance, but what I really want to see is what happens at the next tock. Intel proved its ability with Conroe and with Nehalem it shows that the tick-tock model can work, but more than anything looking at Nehalem today makes me excited at what Sandy Bridge will bring.


 
D'où la question: que va faire Intel pour améliorer l'IPC avec le SandyBridge, Haswell et les gen suivantes ?
 
Parce que multiplier le nombre de cores a une limite. Que ce soit au niveau des programmes qui ne peuvent pas tous êtres massivement multithreadés, mais aussi question gravure.
 
Pour le 1er point il y a le TLS (Thread Level Speculation) qui est pour faire simple un reverse-HT. Mais c'est compliqué à développer, et peu energy efficient, au contraire de la mouvance actuelle et des conclusions du NetBurst.
 
Et puis se pose le problème de la gravure pour assurer la course aux cores. Le 32nm est quasiment finalisé, mais il va quand même coûter des milliards de $ à Intel, bien plus que le passage au 45nm par exemple. Peu de compagnies et de fonderies ont les moyens de migrer vers le 32nm. Et le temps de rentabilisation de ces Fabs va augmenter.
 
Le 22nm va lui poser encore plus de problème, et est proche de la limite pour une industrialisation en masse. Et on commence même chez Intel à parler de procédé intermédiaire avec le 25nm.
 
Et le 16nm, prévu par Intel fin 2013 semble plus destiné à affirmer sa R&D, qu'à être industrialisé. Pour le passage aux wafers de 450mm, c'est la même chose. Les coûts sont tellement élevés, que le taux de rentabilité rapporté au risque financier serait ridicule, voire même négatif.
 
Les process 16nm et wafers 450mm resteront des vitrines technologiques, mais pas rentables avant (très ?) longtemps.  
 
Donc les fondeurs vont essayer de rentabiliser le plus possible le 22/32 nm + wafers 300mm.  
Chez Intel ce sera du 22nm, avec les Fabs 32nm et 45nm restantes dédiés aux application moins limitantes que les CPU/GPU: chipsets, contrôleurs...
Chez TSMC ce sera probablement un half-node de 28nm (25nm ?).


Message édité par marllt2 le 02-03-2009 à 05:01:52
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