Reprise du message précédent :
On en a parlé sur le sujet des future Radeon.
Ma foi, TSMC prend son temps pour un process attendu en fin d'année, il se pourrait que GloFo leur grille la politesse.

Ca y est ! On commence enfin à parler des ATOM en 22nm... Gros gains de perfs en vue !    
Intel Designs Cloverview System-on-Chip for Tablets, Discloses Plans for 22nm Atoms.

http://www.xbitlabs.com/news/mobil [...] blets.html

Ce qui nous attend prochainement ==> http://www.presence-pc.com/actuali [...] ies-43418/

Moore's Law to hit snag in 6-8 years, says TSMC chairman - Digitimes
 

 
GLOBALFOUNDRIES, launched in 2011 to 28nm process - PCWatch.co.jp
 

 

Le futur des connecteurs ; intel vise 2015
 
Intel Eyes Post-Thunderbolt Interconnect for 2015
 
A new interconnect technology being developed by Intel could be ready for use by 2015 and will be able to shuttle data between computers at up to five times the speed of its recently launched Thunderbolt technology, an Intel researcher said on Wednesday.
 
The new technology uses silicon photonics, which combines silicon components with optical networking, to carry data at up to 50 gigabits per second over distances of up to 100 meters, said Jeff Demain, strategy director of circuits and system research at Intel Labs, at a company event in New York.
 
Intel expects the technology to be ready for use in PCs, tablets, smartphones, televisions and other products by 2015, Demain said. As well as being faster than today's interconnect technologies, it's expected to lower costs because the components will be built using existing silicon manufacturing techniques.
 
The technology could be used in TVs and set-top boxes to carry video streams at much higher definition than those available today. Image resolution is likely to quadruple by the middle of the decade, when successors to 1080p have arrived, and that will mean more data has to be pushed to the TV.
 
It should also enable faster data transfers between smartphones, tablets, PCs and peripherals such as external storage drives.
 
The technology still has a way to go, but Intel showed its progress at the event in New York Wednesday. It showed what it said were working prototypes of the silicon chips used to transmit and receive the laser signals.
 
It also showed mock-ups of the cables that will carry the data. They were not working samples, and Intel did not show the interconnect technology in action, but it showed how the cables will be thinner than those used for Thunderbolt and USB 3.0.
 
Thunderbolt, introduced in February, can transfer data between devices at up to 10 gigabits per second. Intel developed the technology with Apple, which offers Thunderbolt ports in its new MacBook Pro laptops. The initial version uses copper wires, but Intel hopes to start using optical cables next year.
 
Thunderbolt already helps reduce the number of chips and connector ports in devices by supporting both the PCI-Express and DisplayPort protocols. The new photonics technology should support those protocols as well as others, Demain said.
 
Thunderbolt will likely coexist alongside the new technology in some devices, he said. "We see them as complementary. It's the evolution of these connectors and protocols as they move forward," Demain said. "Thunderbolt is more than a cable. It's a router chip that aggregates DisplayPort and PCI-Express."
 
Intel has been researching silicon photonics for some time, as have IBM, Hewlett-Packard and other vendors. IBM has been exploring its use for connecting transistors on chips, rather than just between larger devices.
 
Before the technology comes to market, Intel plans to combine the transmitter and receiver components into a single chip, and also to shrink the chips to a size where they will fit inside smartphones and tablets.
 
The silicon lasers can be made using existing manufacturing techniques, which will help keep costs down and is partly why chip makers like Intel and IBM are interested in it.
 
"We have to use the silicon manufacturing technologies we know," Demain said. "That's what the promise of the technology is. It is based on a silicon foundation."
 
http://www.pcworld.com/article/226 [...] _2015.html

Et Thunderbolt c'est à la fin de l'année ?

Intel to Make Its "Most Significant Technology Announcement of the Year" - XBitLabs
 

 
Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011 - AnandTech
 

 

 

Intel, Seeking Edge on Rivals, Rethinks Its Building Blocks

Le 14nm dans 3ans ; objectif 2014
 
Intel annonce la couleur :
 

 

 
A lire sur http://www.anandtech.com/show/4345 [...] om-in-2014
 
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HP sur la bonne voie concernant le remplacement de la NAND ?
 
Face aux Mram, Pram et compagnie, HP avance bien ==> http://forum.hardware.fr/hfr/Hardw [...] m#t7908402

Le graphène dévoile une autre propriété miracle
 
Décidément, le graphène accumule les propriétés miracles ! Non seulement cette feuille de carbone mesure un atome d'épaisseur et conduit l'électricité mieux qu'aucun autre matériau, augurant de nouveaux composants électroniques plus petits et moins gourmands en énergie... mais en plus, elle s'autorefroidit ! C'est ce que viennent de découvrir des chercheurs de l'université de l'Illinois. Étudiant les échanges thermiques au niveau des connexions métalliques reliant un transistor en graphène au reste du circuit électronique, Eric Pop et son équipe ont découvert un effet refroidissant suffisamment important pour compenser la chaleur produite lors du passage du courant, à cause de la résistance du matériau. "Ce phénomène refroidissant est connu. Il se produit dans tous les composants semiconducteurs, explique Eric Pop. Seulement là, il est incroyablement intense !" Dans le fameux cristal, le refroidissement est en effet assez fort pour refroidir localement le transistor. Une aubaine ! Car la miniaturisation des composants électroniques est justement limitée par l'évacuation de la chaleur... Encore mieux : d'après les simulations, l'effet refroidissant pourrait être renforcé lorsque les connexions métalliques auront été améliorées. "Je ne doute pas que cela arrivera !, assure Eric Pop. Car l'électronique au graphène n'en est qu'à ses balbutiements..." M.F.
 
Source : S&V n°1125, Juin 2011
 
Et moi, je crois qu'on a tout trouvé le successeur du silicium dans les industries du futur...

+1 Rien que le fait d'imaginer ce que ça va pouvoir donner pour les CPU/GPU combiné à des SSD de furieux dotés de puces type Mram / Pram ou équivalent (sans limite de cycles d'écritures) ça laisse rêveur !
 
D'ailleurs à ce sujet :
 
Crocus develops their 2nd generation MRAM tech, to produce 90nm MRAM chips in Russia?
 
Crocus announced that they have successfully developed their 2nd generation MRAM products, using SVTC Technologies production ready tools, metrology and infrastructure. Crocus said that they transferred the process to a production foundry.
 
Crocus says that their MRAM technology can be scalable to 90nm, 65nm and smaller, and offers high speed, reliability, and reduced power consumption.
 
In a separate PR, Russia's Nanotechnology investment firm RUSNANO announced an investment in an 90nm MRAM production project. RUSNANO will not name the project partner, but a Russian site leaked the fact that Crocus are the partner. Crocus are also producing MRAM chips together with Israeli Tower, and will start mass production in 2H 2011. We do not know the investment in this project, but RUSNANO revealed that they will invest a total of 6.9 billion rubles ($250 million) in two projects including the MRAM one (the total investment required for both projects is 17 billion rubles, or $620 million). Mram infos
 
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Titanium oxide doped with cobalt produces magnetic properties at room temperature
 
Figure 1: A representation of a thin film of Co:TiO2 in which ferromagnetism arises because titanium 3d electrons (green) travel around the material aligning the spin of cobalt atoms (pink) so that they all point in the same direction. The blue and brown spheres correspond to titanium and oxygen atoms, respectively. Credit: 2011 Takumi Ohtsuki
 
(PhysOrg.com) -- Spintronics — also known as magnetoelectronics — may replace electronics as the medium of choice for computer memory. The discovery of a mechanism that produces permanent magnets at room temperature, without any external influence, may soon improve the design of spintronic devices. Takumi Ohtsuki from the RIKEN SPring-8 Center, Harima and his colleagues in Japan, made the discovery in a class of material called a dilute ferromagnetic oxide.
 
Ferromagnetism is the mechanism responsible for making some materials magnetic without any external influence. In a ferromagnet, the axes about which a majority of the electrons spin are all parallel, but the underlying cause for this alignment is not always clear. A dilute ferromagnetic oxide is an oxide material doped with a small amount of a transition metal, which represents a marriage between magnetic materials and those used in electronics. Crucially, and unlike the ferromagnetic-semiconductors, dilute ferromagnetic oxides remain in a ferromagnetic state at room temperature.  
 
Some materials have ferromagnetic constituents but exhibit no magnetism. However, some ferromagnets consist of substances that, on their own, are nonmagnetic. A full understanding of this enigma is vital for designing efficient spintronic devices and requires determining which electrons, or other type of charge carrier in a material, mediate the ferromagnetism. To resolve this question in dilute ferromagnetic oxides, Ohtsuki and his co-workers examined one commonly used example: cobalt-doped titanium dioxide (Co:TiO2). “Several mechanisms have been suggested for the origin of ferromagnetism in Co:TiO2, but no firm conclusion has been established,” says Ohtsuki.  
 
The researchers used a powerful material characterization technique known as x-ray photoemission spectroscopy. A beam of x-rays, in this case from the SPring-8 synchrotron radiation facility, excited electrons from the sample of Co:TiO2. “The number of excited electrons versus their kinetic energies provided detailed information about the atomic composition and electronic state of the material,” explains Ohtsuki.  
 
Ohtsuki and his team established that ferromagnetism is mediated by the electrons in the third shell—so-called 3d electrons—of the titanium ions (Fig. 1), a mechanism that has never been considered as a possibility by scientists before. The titanium 3d electrons align the spin of the cobalt atoms as they travel through the material.
 
The team’s discovery enhances the likelihood that dilute ferromagnetic oxides will be used as spintronic devices. “Our results have proven that magnetism and conductivity are correlated in Co:TiO2 thin films,” explains Ohtsuki. “This could make them applicable to magnetic random access memory (MRAM) or spin transistors.”
 
More information: Ohtsuki, T., et al. Role of Ti 3d carriers in mediating the ferromagnetism of Co:TiO2 anatase thin films. Physical Review Letters 106, 047602 (2011). http://prl.aps.org/abstract/PRL/v106/i4/e047602
Provided by RIKEN

Brevet d'AMD portant sur l'intégration de "heat pipes" directement à l'intérieur d'un CPU -> PDF

Intel Would Be Glad to Manufacture Chips for Large Customers - XBitLabs
 

Olah, c'est un changement assez énorme qui se dessine ici.
 
Est ce la "peur" d'un adversaire AMD + GF (ce dernier dopé aux pétro dollars) qui les fait réagir ? Ou alors se dire qu'avec les wafers en 450mm, leur production va largement dépasser la vente des puces purement Intel ?

Je dirais l'augmentation colossale des coûts de mise à niveau des fabs, tout simplement...

Les wafers de 450mm ont aussi indirectement pour but de réduire ces coûts, en augmentant la production, mais si Intel reste dans son coin cette capacité de production n'aura pour effet que d'augmenter le coût (car graver des galettes de 450mm implique d'acheter du matériel qui en soit capable, or ce matériel est plus cher que pour les galettes de 300mm).

D'autre part, on a toujours qu'Intel sur le 32nm et il est fort possible que les finFETs en 22nm soient non pas un avantage décisif mais un palliatif à un process problématique (soit trop long à arriver à maturité, soit très peu performant). Ca on ne le saura que quand Ivy arrivera, mais Zambezi et Llano pourraient donner une indication.

Pour le coût des mise à niveau de leur usines, Intel a encore le pognon pour le faire.
Effectivement, s'ils veulent le faire plus en douceur, avoir d'autres clients peut être un moyen.

Pas si sûr qu'ils aient suffisamment de pognon pour conserver leur "avance" en restant seuls.

C'est plus ARM qui fait flippé Intel qu'AMD ...

Je me le demande...

AMD et Intel se dirigent dans la même direction, et si Intel a déjà fait un Larabee (pourri), AMD possède pas mal de cartes aussi avec les GPU et BD qui arrive.

Le discours d'Intel depuis quelque temps ne tient pas la route, on ne compare pas un ARM de smartphone (<500mW) à un Atom (2-8W). Est-il besoin de rappeler également qu'un GPU est plus proche d'un assemblage de cores ARM que d'un CPU x86/x64?

Les tablets & Cie c'est pas que du 500mw ... Et puis l'archi ARM est amené à se complexifier et l'ouverture de Windows 8 au monde ARM va pas arranger les choses

Les tablettes je ne sais pas, mais pour les smartphones y'a pas de secret... quand t'as une batterie de ~5Wh, tu ne peux pas mettre un CPU qui tire 2W+ et encore plus de 100mW en C6.

T'inquiétes pas Gigathlon, Intel a certainement tout un panel d'ingés pour plancher sur la question afin d'exploiter au maximum l'avancée technologique de façon à engranger encore plus de PDM.
C'est un marché en pleine expansion et Intel va vouloir sa part du gateau  

Oui... à moins que les déclarations publiques ne soient qu'une façon de rassurer les actionnaires alors qu'ARM prend de plus en plus de parts de marché CPU et menace même sur certains serveurs.

Les dirigeants d'ARM sont assez clairs sur ce dernier point. Sur les serveurs à faible charge, ils sont capables de fournir le service avec un coût électrique bien moindre.
Ils ne veulent pas concurrencer Intel dans une course effrénée à la performance où ils sont pratiquement sûr de perdre et il vont jouer avec leurs armes.
Ils vont certainement bosser dans leur coin pour augmenter les perfs sans que l'impact sur la consommation ne soit trop élevé et, pourquoi pas, se lancer dans des domaines de computing plus exigeants.
 
Y'a une très chouette vidéo du Executive Vice President d'ARM, Simon Segars, sur la question de la concurrence avec Intel en provenance de l'excellent channel ExtensionMedia    
 

Intel a tellement d'ingés et une telle avance technologique qu'il vient d'annoncer que ses futurs Atom intégreraient un IGP made by PowerVR.  

Ca c'est pas un mal hein, ça vaut environ 1.000.000.000.000.000.000 de fois mieux qu'un dérivé de Larrabee.

PowerVR a en main une archi qui ne bouffe que très peu de BP/RAM, c'est exactement ce qu'il faut pour les segments "basse conso". Intel peut au passage plancher sur une version maison selon la licence qu'ils ont.

PowerVR ? Nom d'un newbie je ne connaissais pas... Mais quid des perfs face à AMD (je parle de l'IGP bien sûr)

Power VR ? Ca n'est pas des inconnus pourtant.
Kyro, Dreamcast, tout ca.
 
Pour les bench de ce genre de puce, ma foi, c'est encore un peu artisanal.
 
http://www.anandtech.com/show/4079 [...] chmarked/2

Aujourd'hui est un grand jour mes amis
 
Avancée majeure : IBM signe le premier die en graphène
vendredi 10 juin 2011 par David Civera -
source: Tom's Hardware FR http://www.presence-pc.com/actuali [...] ene-43993/
 

 
Un article d’IBM paru dans la revue Science déclare que le fondeur a réussi, pour la première fois au monde, à graver un wafer en carbure de silicium avec des circuits et transistors en graphène couplés à des bobines. La puce en question est un convertisseur de fréquence radio pouvant fonctionner à 10 GHz. Big Blue affirme qu’elle dispose d’une stabilité thermique impressionnante. Concrètement, elle peut fonctionner à une température variant entre 300 Kelvins (26,85 °C) et 400 Kelvins (126,85 °C) sans perte de performance, le bruit n’augmentant que d’un décibel. On obtient ainsi un die qui ne craint pas les changements extrêmes de température. C’est un premier pas très prometteur.
 

 
Le graphène est une feuille composée d’atomes de carbone organisés en un treillis de cristaux hexagonaux que l’on compare communément à un nid d’abeille. En février 2010, IBM avait montré un transistor en graphène fonctionnant à 100 GHz (cf. « Le transistor en graphène le plus rapide »). Le fait qu’il ait maintenant réussi à graver un wafer entier est un grand pas en avant. Big Blue est conscient que le graphène ne remplacera pas le silicium de si tôt, si jamais. Il est néanmoins indéniable que les découvertes publiées aujourd’hui sont très symboliques.
 
Jusqu’à présent, les recherches publiées en 2009 et 2010 par MIT, l’Université Rice et l’Université de la Californie Riverside s’étaient contentées de créer des dies composés d’un transistor en graphène connectés à des éléments passifs situés à l’extérieur du die. Les résultats étaient intéressants, mais la puce souffrait de cet arrangement. Concrètement, le papier publié par MIT en 2010 présentait un convertisseur de fréquences radio fonctionnant à 10 MHz. Aujourd’hui, celui d’IBM peut atteindre 10 GHz. Le fait de regrouper tous les composants sur un même die et de pouvoir tirer parti d’un wafer en carbure de silicium et de transistors et circuits en graphène améliore grandement les performances.
 
Courbe d'évolution du bruit en fonction de la température (Source : Science)Courbe d'évolution du bruit en fonction de la température (Source : Science)Le graphène dispose de propriétés électriques et thermiques très prometteuses. C’est un excellent conducteur qui tolère de grands changements de températures et s'adapte mieux à l’augmentation de la finesse de gravure que le silicium qui souffre aussi beaucoup plus de la chaleur. Le graphène est donc la terre promise des processeurs et autres composants fonctionnant à l’aide de semiconducteurs, ce qui explique qu’il est objet de nombreuses recherches. Les scientifiques veulent faciliter sa production et surtout comprendre comment il peut être manipulé (cf. « Vers des transistors au graphène » ou « Du graphène et de l’eau comme transistor »). Les laboratoires du monde entier travaillent sur des méthodes de fabrication aussi diverses les unes que les autres. Certains cherchent à déposer des agents chimiques. D’autres chauffent le bout d’un microscope à force atomique pour exfolier la couche d’oxyde et révéler le graphène (cf. « Graver en 12 nm sur du graphène »). D’autres enfin travaillent sur des wafers en carbure de silicium qui combinent le carbone et le silicium. Bref, les puces en graphènes sont encore loin des marchés grand public, mais sont aussi un sujet fondamental qui passionne les chercheurs et les industriels. Ce n’est d’ailleurs pas un hasard si le prix Nobel de physique de l’an dernier fut attribué à Andre Geim et Konstantin Novoselov qui ont découverts le graphène en 2004 à partir du graphite et ont fait la lumière sur ses propriétés physiques et électriques.
 



Le die d'IBM (Source : Science)
 
Les défis liés à la fabrication d’un wafer en graphène
 
Sept ans après la découverte du graphène, la fabrication en masse de puces utilisant ce matériau est encore loin et si les chercheurs se limitent à des convertisseurs de fréquences, c’est parce qu’ils ont une architecture suffisamment simple pour ne pas entraver les expériences déjà complexes. C’est une technique très courante dans l’industrie. Les fondeurs testent de nouvelles finesses de gravure en fabriquant des modules de mémoires, car ce sont des structures basiques qui permettent de parfaire plus facilement un demi-pitch avant de passer à une architecture complexe, comme celle d’un processeur x86. (cf. « Miniaturisation des transistors et agrandissement des wafers »). De même, le graphène représente un défi important pour les scientifiques, ce qui explique qu’ils cherchent à graver une structure simple, comme celle d’un convertisseur de fréquence.
 
Concrètement, un die en graphène est plus complexe à produire, car ses propriétés exigent des processus de fabrication différents. Par exemple, les mécanismes de formation de contacts ohmiques doivent être radicalement différents. Les contacts ohmiques sont des régions du semi-conducteur possédant une très faible résistance de contact qui est déjà tellement complexe à fabriquer sur un die en silicium classique que les experts aiment s’y référer à un art au lieu d’un processus de fabrication. Le graphène est aussi complexe parce qu’il adhère mal aux métaux et aux oxydes, ce qui rend la création de circuits intégrés encore plus difficile. De plus, le graphène gère mal le traitement au plasma, un processus qui tente de modifier les propriétés physiques et chimiques d’une surface et qui est une étape nécessaire pour la fabrication d’un die.
 
Le papier d’IBM décrit pour la première fois des processus de fabrication à l’échelle du wafer. Il n’est donc plus question de fabriquer un transistor, mais une série de dies sur une galette. L’architecture d’IBM était composée d’un transistor en graphène couplé à deux bobines. Le circuit intégré dispose d’une surface de 1 mm2. Concrètement, les chercheurs posent deux à trois couches de graphène sur un wafer en carbure de silicium (SiC). Ils utilisent l’épitaxie, un processus qui va faire croître les couches de graphène sur la face en silicium du SiC. Cette technique demande une température de 1 400 °C. Le graphène est ensuite couvert d’une couche de polyméthacrylate de méthyle (PMMA) de 140 nm d’épaisseur. En vulgarisant, il s’agit d’une couche de plexiglas. Ils ajoutent à cela une couche de résine HSQ (silsesquioxane d’hydrogène) de 20 nm d’épaisseur utilisée dans la lithographie à faisceau d’électrons. Le tout est ensuite traité au plasma à oxygène pour retirer tout excès de graphène et assurer que la couche HSQ-PMMA vient protéger le graphène qui se trouve en dessous. Comme on peut le voir, cette couche de plexiglas et résine répond au problème de traitement au plasma du graphène.
 
Le HSQ réagit au faisceau d’électrons qui vient graver les circuits nécessaires. Les sections du wafer bombardées par le faisceau d’électrons vont ensuite réagir à de l’acétone pour révéler les circuits en graphène. Cette technique est fondamentale, car elle vient résoudre un des problèmes de fabrication d’un wafer en graphène. Le fait que le reste du wafer soit couvert d’une couche de HSQ-PMMA permet d’apposer les métaux et oxydes nécessaires au bon fonctionnement de la puce. Les contacts ohmiques pour la source et le drain, ainsi que l’électrode de la grille sont composés d’une couche de 20 nm de palladium et 40 nm d’or. Comme nous le mentionnions au début, les métaux n’adhèrent pas au graphène. En utilisant une couche de HSQ-PMMA et en ne révélant le graphène que pour les canaux actifs de la source et du drain qui vont servir à faire transiter les électrons, il est possible d’installer les composants nécessaires tout en profitant des propriétés électriques du graphène.
 
La source et le drain sont apposés sur les canaux de graphène révélés par l’acétone. C’est la première couche métallique ou M1. Vient ensuite la couche isolante d’oxyde d’aluminium (Al2O3) de 20 nm qui va séparer le couple source - drain de la grille qui représente la deuxième couche métallique (M2). On installe ensuite des espaceurs en dioxyde de silicium de 120 nm d’épaisseur qui vont isoler les bobines (M3) des couches M2 et M1. Cette technique permet donc, pour la première fois, de grouper tout ce petit monde sur un même die de carbure de silicium.
 
ZoomIBM a obtenu une architecture très simple qui semble avoir été gravée en 300 nm et qui utilise une grille d’une longueur de 550 nm, selon le papier. Les scientifiques affirment qu’il serait possible d’adapter la méthode de fabrication décrite aujourd’hui aux méthodes lithographiques optiques, comme celles utilisant un laser à fluorure d'argon qui est beaucoup plus courant dans les usines actuelles et bien plus rentables que le faisceau d'électron. Ils sont aussi conscients qu’il est nécessaire d’utiliser une couche isolante d’un diélectrique High-K, comme une couche de dioxyde de hafnium de 2 nm, au lieu de celle utilisée aujourd’hui et qui dispose de piètres performances. Le message d’IBM est qu’une meilleure couche isolante et une miniaturisation de la grille qui atteindrait 40 nm de longueur permettraient d’augmenter les performances du transistor par 10 et obtenir des dies qui pourraient être fabriqués en masse et concurrencer les modèles d’aujourd’hui en silicium.
 
La puce d’IBM a des propriétés nettement supérieures à celle des autres chercheurs travaillant sur le graphène, mais elle reste en dessous des modèles vendus aujourd’hui. Bref, il reste encore beaucoup de progrès à faire, mais ce premier die au graphène est une étape fondamentale dans la miniaturisation des transistors et l’ère post-silicium. Pendant la rédaction de cet article, une citation nous est souvent revenue en tête. Nous terminerons donc par la célèbre phrase de Neil Armstrong, « ceci est petit pas pour l’homme, un bond de géant pour l’humanité ».

Intel : Accelerating the path to exascale - Zol.com.cn
 

 

 

 
edit :
 
Intel Equipped to Lead Industry to Era of Exascale Computing - Official link

TSMC pourrait ainsi multiplier par 1000 la densité des puces.
 
Un rapport du Taiwan External Trade Development Council (TAITRA), notamment connu pour être l'organisateur du Computex, indique que le fondeur TSMC produirait des puces en 3D avant Intel. Mais il ne s'agit pas tout à fait de la même 3D.
 
Là où Intel applique la 3D à ses transistors, TSMC l'appliquera à l'échelle de la puce entière pour connecter des dies empilés les uns sur les autres. Cette technologie, baptisée TSV (Through Silicon Vias) facilite l'interconnexion de plusieurs dies dans un même package en raccourcissant la longueur des connexions entre eux. Elle peut servir par exemple à empiler la mémoire cache sur les unités d'exécution au sein d'un processeur.
 
Selon le rapport de TAITRA, TSMC pourrait ainsi multiplier par 1000 la densité des puces. Celles-ci consommeraient 50 % de moins. Évidemment, devant de tels chiffres nous restons circonspects et attendons les premiers produits.
http://www.presence-pc.com/actualite/TSMC-TSV-44276/
 
 
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Toshiba sortirait une STT-MRAM en modules d'1 Gb, dans 3 ans
 
Toshiba a développé un nouvel élément magnétorésistant à effet de tunnel (Magnetic Tunnel Junction) qui aurait d’excellentes propriétés. Ces résultats permettent d’envisager de nouvelles STT-MRAM (Spin Torque Transfer - Magnetic Random Access Memory) de 1 Gb commercialisables dans trois à quatre ans, selon les propos de la firme rapportés par TechOn!. Ces STT-MRAM pourraient remplacer les modules de DRAM et SRAM utilisés comme mémoire cache dans les disques durs, les SSD ou les terminaux mobiles comme les tablettes et smartphones.
 
Une jonction magnétique à effet de tunnel est la fondation des STT-MRAM. Elle est composée de deux éléments ferromagnétiques qui sont séparés par une fine couche isolante. Toshiba n’a pas divulgué la composition exacte des éléments ferromagnétiques utilisés dans sa jonction. Les derniers travaux de l’institut japonais des sciences et technologies utilisaient un alliage de cobalt, fer et bore (CoFeB) et une couche isolante de ruthénium (cf. « Un module MRAM de plus d’1 Go »). Toshiba affirme que ses matériaux sont à base de cobalt et fer et il est permis de penser que les deux recherches sont proches.
 
Très schématiquement, la polarité de chaque élément ferromagnétique est déterminée par le spin de ses électrons. La jonction de Toshiba utilise une magnétisation perpendiculaire, ce qui veut dire le mouvement de rotation des électrons, leur spin, est soit orienté vers le haut, soit vers le bas. Le STT (Spin Torque Transfer ou transfert de spin en français) qui est aussi appelé STS (Spin Transfer Switching) est une méthode d’écriture de la cellule de mémoire. Elle consiste à envoyer un courant polarisé en spin au travers d’un des matériaux magnétiques. Concrètement, on envoie des électrons qui ont tous le même spin. En traversant l’élément ferromagnétique, ils vont changer sa polarité et ses électrons vont adopter le même spin que celui du courant polarisé.
 
Comme seul un des éléments ferromagnétiques est traversé par ce courant, seul un d’entre eux change de polarité. Si le spin de ses électrons est parallèle au spin des électrons de l’élément ferromagnétique en face de lui, la résistance entre les deux sera faible. Si les polarités s’opposent, la résistance sera forte. Bref, si le courant passe, cela représente un 0 et s’il ne passe pas un 1. Pour plus d’information sur la MRAM, qui est une mémoire non volatile, nous vous conseillons la lecture du chapitre « MRAM : la mémoire qui attire » de notre dossier Retour sur le futur des mémoires.
 
Le défi de Toshiba était de fabriquer une jonction magnétorésistante à effet de tunnel à magnétisation perpendiculaire afin de réduire la taille des cellules de mémoire. Le problème avec ce genre de structure est que l’écart de résistance entre le niveau fort et le niveau faible est trop petit pour pouvoir facilement les distinguer et penser à utiliser de plus grandes finesses de gravure. De plus, ce genre de structure demande une densité de courant importante et ipso facto une tension élevée incompatible avec les usages qui sont prévus. Le tour de force est que la jonction de Toshiba demande seulement un sixième de la densité de courant qui était requis par les anciens modules similaires de la firme. La rapport entre les résistances magnétiques a par contre fait un bon pour passer à 200 %. Cela signifie que l’écart entre la résistance forte et faible est très important. Auparavant, l’écart n’était que de 15 %. La jonction présentée par Toshiba avait un diamètre de 50 nm, mais il a confirmé la fabrication d’une jonction fonctionnelle d’un diamètre de 30 nm.
 
C’est la première fois que l’on note ce genre de performance sur une structure à magnétisation perpendiculaire. Jusqu’à présent, les systèmes étaient planaires et la taille des cellules mémoires restait trop importante. Selon Toshiba, l’ITRS (cf. « Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiques ») n’attendait pas un tel niveau de performance avant 2024.
http://www.presence-pc.com/actualite/STT-MRAM-44279/

TSMC reiterates plans to commercially produce 28nm chips later in 2011 - Digitimes
 

Intel suivra-t-il la voie du SOI lors du passage au 15nm ?
 

Nouvelle roadmap pour intel jusqu'en 2017
 

 
We have acquired a piece of gold, a roadmap for Intel's coming microarchitectures up until 2017. It looks like the Tick-Tock strategy will continue, which was expected, but as you might have noticed Intel hasn't quite managed to keep up with the high paced schedule, although it is still leading the market.
 
Intel is leading the x86 market and when we look at its manufacturing technologies it is going into 22nm next year, while the rest is still migrating to 28/32nm. What we have today is a roadmap for Intel's server processors of the Xeon series that is traditionally one year behind the desktop and mobile processors.
 
Intel is about to introduce Sandy Bridge for servers, which in 2012 will be followed by Ivy Bridge that is basically the same architecture at 22nm and more cores.
 
During the first half of 2014 Intel is planning to release Haswell that will be the next big architecture update from Intel with new instructions like AVX2. Haswell was first intended to house a graphics circuit based on the now scrapped "Larrabee", but Intel still claims to have an ace up its sleeve, as it has promised that you will not need a discrete graphics card with Haswell in notebooks.
 
After Haswell we have Rockwell at 14nm that will largely use the same architecture as Haswell, but once again with more cores and functions, and is slated for the second half of 2015. We still know very little about Haswell and less about Rockwell, the only thing we can say is that we will see more instructions, powerful graphics and stronger cores.
 
Last but not least we two whole new code names. Skylake will appear in the second half of 2016 built on 14nm and a new architecture from Intel. Skymont comes in the true Tick-Tock spirit be based on Skylake but use 10nm technology, and will be released in the second half of 2017. We know what's coming after Skymont and what may come after 2018 is so far into the future perhaps not even Intel knows for sure what to expect.
 
Those who are not interested in servers we can add that Intel usually releases the server platforms one year after the retail products. With all the years above you can simply deduct 1 year to get the approximate launch of the retail products. http://www.nordichardware.com/news [...] -wild.html

Je n'y comprend plus rien au niveau des noms de code chez Intel.
 
Pour la génération Nehalem, les premiers Bloomfield à être commercialisés étaient donc des Tylersburg ? Et la seconde génération de Core i7, les Romley ?

Nom de code des plateformes server uniquement.

Une nouvelle structure de MRAM
 
Des chercheurs français et espagnols ont publié un article dans la célèbre revue Nature qui présente un système permettant d’écrire une cellule de MRAM sans avoir besoin d’une tête magnétique ou d’un système aussi complexe que les STT-MRAM. Les résultats sont pour le moins prometteurs.
 

 
La structure semble relativement simple. Une couche d’un nanomètre d’épaisseur de cobalt est prise en sandwich entre une couche de platine et un oxyde d’aluminium. Très schématiquement, lorsque le courant passe, des électrons restent emprisonnés dans le cobalt, ce qui en fait une mémoire non volatile. Il suffit de modifier l’intensité du courant pour passer d’une aimantation à l’autre. En effet, selon le schéma du communiqué de presse, une polarité pointant vers le sud équivaut à un 0, tandis qu’un mouvement vers le nord représente un 1.
 
Les résultats sont prometteurs, car le temps d’écriture d’une cellule de 200 nm2 est de 10 ns. Les chercheurs affirment qu’il serait possible de réduire la taille de la cellule et offrir de meilleures performances. Elle fonctionne aussi à température ambiante et pourrait être fabriquée en utilisant les processus lithographiques existants. La question est maintenant de savoir avec quelle facilité il est possible de passer à une production en masse. http://www.presence-pc.com/actualite/MRAM-44542/

Globalfoundries Tapes Out Its First 20nm Test.
 
Globalfoundries on Monday said that it had successfully taped out a 20nm test chip using flows from leading EDA vendors Cadence Design Systems, Magma Design Automation, Mentor Graphics Corp., and Synopsys. Globalfoundries said that it is ready for customers to begin evaluating their 20nm designs. The 20nm process adds several advanced manufacturing rules and requires tool providers to collaborate with foundry partners early in the development cycle.
 
“Our model of early collaboration with EDA partners accelerates the overall development cycle, and gives customers accessibility to the inner workings of the process so they can begin targeting their designs to the most advanced manufacturing capabilities with confidence. This success is a major achievement toward market readiness of our newest process, and we will continue to enhance the design enablement support available for it," said Mojy Chian, senior vice president of design enablement at Globalfoundries.
 
All four EDA companies have demonstrated that their place-and-route (P&R) tools and tech files are capable of supporting the advanced rules associated with the 20nm process. The flows include library preparation steps for double patterning technology, a complex lithography approach that raises new challenges for designers at 20nm and beyond. The 20nm test chip requires double patterning and was implemented with each EDA partner contributing a large placed and routed design. Prior to tape out, each design was thoroughly validated by Globalfoundries and checked against 20nm sign-off verification decks. Early and extensive 20nm collaboration with each EDA partner resulted in all designs being closed rapidly for a successful tapeout.
 
In addition to demonstrating full support for all of the key steps in a 20nm P&R flow, including double patterning library preparation, placement, clock tree synthesis, hold fixing, routing and post route optimization, Globalfoundries worked with each of the EDA suppliers to include the necessary setup and support for technology and mapping files. The flow will also demonstrate foundry support for extraction, static timing analysis and physical verification. Globalfoundries will make the design, libraries, and complete vendor flow scripts available to customers who wish to evaluate 20nm technology.
 
http://www.xbitlabs.com/news/other [...] _Test.html

De la ram 2 fois plus performante ? non... 5 fois ? non... 10 fois ?! non !!! 20 fois !
 
Micron has presented its latest progress in the development of RAM products and its Hybrid Memory Cube technology promises up to 20 faster memory modules than current DDR3 products. The HMC technology was presented at Hot Chips last week and Micron showed a sample circuit with capacity to reach speeds up to 128 gigabyte per second.
 
Micron's HMC modules have already reached speeds 10 times higher than current DDR3 memory modules where DDR3-1600 is capable of data speeds up to 12.8 gigabyte per second.
 
When Micron is ready with retail products is another story, but the company claims to be able to offer 20 times higher bandwidth as DDR3 and do it with only 10% of the energy needed to power modern modules.
 
Hybrid Memory Cube stacks and binds together several layers of memory chips in a three dimensional memory circuit. To make the data paths as efficient as possible between the stacked chips it uses TSV connections (Through-silicon via) that lets signals pass right through the silicon. Through its 3D construction Micron claims that the technology will require 90% less space than traditional RDIMM modules.
 
The high number of TSV connections and the relatively short distances will be the key to the high data speeds, which could remedy the memory bottle necks we have today. Clear examples of this is the new Fusion APUs from AMD where several integrated CPU cores and powerful graphics circuits will have to share a very limited memory bandwidth.
 
Micron says that the HMC technology will break through the "memory wall" where it talks about how the developmentin this area most often result in just marginal improvements, unlike CPU and GPU markets where the coimputing power continues to improve at a much higher speed.
The question is when we will see the HMC technology in products, but there are not real hints of when this might happen. http://www.nordichardware.com/news [...] ology.html

http://www.brightsideofnews.com/ne [...] o-soi.aspx
 
Update August 30, 2011, 9:36PM Pacific - We have received word from GlobalFoundries and SOITEC that the statements made today during press luncheon ended up sounding different than what was meant. As we expected, GlobalFoundries remain comitted to SOI (as we all expect) for the process nodes in which SOI makes sense, i.e. high performance silicon nodes, such as 22nm, 14nm, 10nm and beyond.
 
Original Article
At the GlobalTechnology Conference 2011, GlobalFoundries officially presented the 20nm silicon manufacturing process which will debut in two flavors during 2013 and 2014.
 
Greg Bartlet, GlobalFoundries
Gregg Bartlett, GlobalFoundries
 
Senior executive Gregg Bartlett hosted a session in which he demonstrated GlobalFoundries commitment First and foremost, the company reiterated its roadmap on the current state of 28nm and explained the next step - the 20nm process.
 
First and foremost, there will be two versions of 20nm process node, which is the clean full node shrink from the 28nm. The biggest change between 32/28nm and the upcoming 20nm node will be the switch from Gate First HKMG (GlobalFoundries unique approach) to Gate Last HKMG (as used by Intel and the competitors), as the company analyzed both approaches and came to a conclusion that the 10-20% die shrink reduction between the two will no longer be the key selling point.
 
The 20nm process is a single technology platform, bringing both 20nm-LPM (Low-Power Manufacturing) and 20nm-SHP (Super High Performance) under the same 0.9V umbrella with the support for OD (Overdrive).
According to Greg, 20nm SHP brings twice the gate density, 25% speed bump and 30% in power savings over the 28nm process, which brought in a lot of improvements when compared to the 32nm and 40nm processes.
 
When it comes to low-power manufacturing, 20nm-LPM brings a lot of improvements over the upcoming 28nm-ULP process, including a 35% increase in speed and up to 40% in power savings. The company plans to launch the initial 20nm sample production ready by fourth quarter 2012, with the process rollout throughout 2013.
 
The key part of the announcement will be the introduction of Extreme Ultra Violet (EUV) production in preparation to move from CMOS transistor technology. According to GlobalFoundries, EUV will debut as a prototype node at the second half of 20nm process, not expected before 2014-2015 timeframe.
 
A very important part is also the decision not to support SOI on the 20nm process, as it is a full node shrink from 28nm bulk. Ajit Manocha, interim CEO to GlobalFoundries went on to state: "The decision not to go with SOI was made from pure business standpoint. We're a business, not emotional."
 
However, GlobalFoundries will continue to extensively utilize SOI on the 32nm node, as well as on the upcoming 22nm and 14nm nodes, when an even more advanced generation of SOI will make its debut. SOI is more tied to AMD and the newly engaged SOI customers, while the 28nm and 20nm customers all utilize bulk silicon.

AMD Not Leaving SOI for 28nm 10-Core Macau and 20-Core Dublin CPUs?


 

 

 
source ; http://www.brightsideofnews.com/ne [...] -cpus.aspx