Reprise du message précédent :
Chez anand, ils annonçaient moins de 10% sur ivy

ben vu l'avance qu'à SB, même un petit 9% ca enfonce encore plus le clou ... et avec une belle masse  

Breaking news!
 
JF-AMD annonce que l'IPC du Piledriver sera en hausse.
Il annonce une augmentation du throughput de 50%.
Il annonce aussi le retour du P-Rating sur tous les futurs FX.
Il annonce aussi que les acheteurs de Piledrivers auront droit à un t-shirt de Caliméro.
 
Note: Toutes ces estimations sont basées sur une comparaison de perfs entre un core Piledriver et un core de Bobcat.

Bon, sparti pour la  
 
Piledriver aura 32ko L1D par core, un L2 de 256ko et un L3 inchangé.

Mine de rien, une evolution du process + des caches d'ancienne generation, tu gagnes pas mal en taille/perf/conso/rentabilite.
 
C'est facile en fait les CPU

 
Anand tweetait aussi les délires de JF non ?
 
Enfin je dis ça, je dis rien  

Anand est un des sites les plus respectes du net.
Toi c'est quoi ta legitimite a part raler comme un putois ?

 
 
Change de boule de christal.

8Mo de L3 ?
Et les caches, tu les veux aussi lents ? ²
 

C'est pas faux. Faut dire que JF-AMD avait fait une chanson à succès

 
Cache inclusif avec le L2, hop la, probleme regle.
Non, ne me remerciez pas.

Le L3 pas de souci, par contre le L1 peut être légèrement plus lent du moment qu'on conserve un "L0" d'instructions déjà décodées suffisamment rapide et le L2 doit être plus rapide.

stop dreamin' about

private joke ?

Putain ! ça : c'est pas faux !

Hop ! Nouveau sondage.
 
A voté.

c'est la première fois que je n'aime pas Obi-Wan

J'étais pas inspiré

a voter devinez quoi.....

Ben oui, quand même, depuis le temps, tu devrais commencer à me connaitre.
 
Par contre, une chose est certaine, aussi bien système cache qu'unité d'exécution, ce qui est privilégié est le debit au detriment de la latence, donc on a bien affaire à une puce 100% pour serveur.
 
Ma main au feu qu'avec rien que des caches L1 et L2 plus rapide, l'IPC a déja un certain boost.

Pas sans un front-end élargi.
Pour nourrir 2 cores ça prend au moins 6 décodeurs.

Certainement, mais est ce que ca resout les questions de latences ?
 
Il faudrait deja savoirsi avec le Bd actuel, on a des goulot d'etranglement a certains endroits, ou alors si un truc pedale dans la choucroute.

 
 
peut être un bug façons R600  

A votaÿ

A voté!
J'espère qu'AMD va se bouger les miches!

 
MODE TROLL ENABLE
 
De toute facon, ils peuvent changer n'importe quoi sur le CPU, ca ne peut pas etre pire.
 
MODE TROLL DISABLE

-oui mais je voulais etre sur, me suis tellement fait houspiller a essayer de deviner
-Rien que le L2 déjà ! Avec cette politique "Talk-To-Out" des entrées shareds du L2 tu perd, allé quoi, 20-25 % des cycles WT peut-etre moins, mais bon.

Pour la latence versus débit, normal pour un design purement fréquentiel non ?

et les 'Base-Stream-Data' stocké en L1D, tu les assurent comment avec 6 decode en tête de pont ?
Ce n'est qu'une partie d'un cycle le decode, tu le sais, non ?

-non pas ceux des petites opérations et du L2 (ça serait pire pour lui)
-c'est la dedans que je me suis lancé. Trouvé la partie foireuse du portage server-to-desktop

T'as pas tort  

Si c'est un design purement frequentiel, force est de constater qu'ils se sont plante dans tout les domaines alors.

Ce que que j'ai toujours lus c'est:
CPU grand public -> faible latence, de preference au debit.
CPU serveur -> gros debit, de preference a la latence.

Pour moi, le BD c'est un Opteron dans une tour de gamer.
je te parie un Mc Do que les latences seront diminuees sur le Piledriver.

Bon, de toute facon, ce gros cache enorme avec des debits vraiment pas terible, autant lui couper la tete non ?
Et sinon alors, ce portage server to desktop ?

sarcastique le gliterr Aie, ça fait mal !

Pour autant que je sache, réserve la meilleur table au McDo, parce qu'ils sont partis sur les entrées du L2. Mais bon quoi 5% de vélocité j'en sais trop rien sur les latences

je sais qu'il est utile lorsqu'une application est sur deux modules. les boucles de passes font jusqu'à 1400Ko par moment (S.E.T.I.) ou autre MUL/ADD/FUS a long codage. Après je ne m'y connait pas encore assez la dedans ('suis trop jeune dixit le boss ). Mais ce qui est sur c'est que les lignes y sont marqué pair/impair sur les lignes, pour facilité le core pair/impair, a faire ses entrées COPY_CACHE_LID et autres instruction communes (si possible)
 
-Le portage, ben c'est un sacré chignon de bourgeoise, ch'te rappel quand j'en arrive au wonderbra

je ne pensais pas trop a toi, mais plus a la reflexion de Mum sur ton compte sur l'autre sujet    
 

Ils sont partis sur les entres du L2 ? C'est a dire ?
Ensuite, je crois qu'AMD n'aura pas a cracher sur le moindre gain possible en perf.
 

 
Je vais le relire encore une fois pour etre certains de tout comprendre  

merde tu as été rapide, je viens de m'en rendre compte !

Ils connaissent l'issue du L2 sur le L1, mais ne comprennent pas pourquoi le lien de l'interlagos tourne 88% plus vite que le ZAMBEZI

ah toi aussi, merde

Je pensais plus globalement en fait, mais je venais de tomber sur ce post et je me disais "WTF les gars, fo se calmer"
 

Quoi ??? qu'est ce que c'est que cette histoire ??    
 

 
Contrairement a d'autres, je connais mes limites techniques.

le lien, plutôt le pipe, entre le L1D et le L2 est associatif sur deux voies, les autres sont réservées (pour faire court), il y aurait une limitation sur le FX là ou les opterons ne sont pas touchés, mais ça prend l'allure de correctif, au fur et à mesure que j'avance sur les sketchs du CPU. Une protection contre les erreurs ou un lien pas pleinement fonctionnel voire une limite hardware pour différentier les servers des desktop, que sais-je encore...

il serait pas assez moisi le BD actuel ?

Piledriver sera implémenté sur deux core différents, tu parles de Trinity ou Vishera ?

je pense que c'est la même chose, dans le sens ou ce que j’interprète comme une bride, fait peut-être partie d'un tout qui limite le CPU de ce coté-ci.
J'ajoute que ce n'est pas la réalité, mais ce que je crois être une limite de communication. Comme je l'ai dit les sketchs font des bras et des jambes de longueur, j'ai jusqu'à noël ou presque, vu que j'en suis qu'au front'n'associative (6/118)...
 
EDIT:

cool Marc sur le topal Piledriver t'as déjà signé des papelards sur cette bébête ?

J'ai pas d'infos sur les modifs côté architecture.

Vishera, pour Trinity je divise le L3 par 2

D'ailleurs, j'ai dit une connerie avec le L2, c'est plutôt 512ko que 256.

Rebelotte pour l'attente

et si on attends pour rien et que ça me satisafait pas j'attends steamroller et si steamroller est nul je me casse de chez AMD, j'irai voir VIA

 
Je pense que tu te seras occupé du cas de Wirmish avant ça  

impossible sa maladie est incurable.

 
Non je pensais plutot à un coup de bulldo ou de piledriver

vu que les médocs fonctionnent pas on y  vas à l'arrache hein?