Reprise du message précédent :

Nope.
Il y a deux versions du FDSOI a venir chez GF, la version simple (plutot low power) et la version plus pointu (avec body bias).
http://www.advancedsubstratenews.c [...] ve-asn-qa/

Le procédé 14XM (14nm pour la densite et 20nm au niveau des carac electriques) c'est plus pour 2015 chez STM, a voir si GF se decide a proposer du FDSOI ou rester en bulk.
Car le bulk, ca devient plus cher que le FDSOI en dessous des 28nm semble t il, et ca, en théorie, c'est un vrai probleme pour AMD.

Pour le soucis de la taille des puces AMD dans le "haut" de gamme, c'est surtout lie a son archi completement raté. Si on prend les chiffres les plus optimistes de STM/IBM sur le SOI, on les applique a la gamme FX, ben, du point de vue client, mega bof quoi.
35% de moins en conso electrique ?  Certes, ca serait un mieux, mais certainement pas ce qui va ramener des clients par palettes entieres.

 
tu peux aussi acheter une Vrai CG dans les 130€ à 150€.
 
http://www.rueducommerce.fr/Compos [...] 1M29505376
 
http://www.rueducommerce.fr/Compos [...] 5M27122379
 
tu te ferra moins chier et achète un vrai CPU.

EUH nope je soutient amd et puis j'aurais bientot besoin du hsa pour libre office .  
 
Par contre gliterr je pense que oui amd va utiliser le FDSOI pour du 28 nm , surtout si on a des résultats comme ceux que tu as énoncé (qui sont devenus les objectifs d'amd pour leurs apu)

tu veux un vrai proc, prend un FX8320 et OC le avec un Noctua NH-D14 et pour OpenCL tu prend un R9 270X et tu arrête de perdre ton temps.
 
perso en l'état actuel des choses je ne crois pas a HSA, ça ne ferra pas de miracle.

 
C'est quoi un 20nm standard ? Du planaire ? La gain en densité, ok, mais les perfs ?
Et question prix:

http://www.advancedsubstratenews.c [...] e-markets/
 

Donc l'ecart de prix entre 28 et 20 nm est pas enorme comparé a celui entre 20 et 14/16 nm !!
 
Ca se trouve amd vont arriver en 20 nm en FDSOI

L'ecart de prix n'est pas enorme, mais au depart le FD-SOI etait plombe par le prix plus eleve des wafers, donc cela montre que c'est une source d'economie ailleurs.
Comme dit dans le paragraphe cite plus haut, bien moins d'etapes a la fabrication, donc plus rapide, moins d'equipement necessaire et tres certainement des yields plus sympa (dernier point a demontrer de facon concrete toutefois).

EDIT: ben non, je suis con moi, l'avantage en yields doit deja etre estime dans le tableau du cout par wafer (il y avait eu deux estimations, selon la taille de la puce).

Sinon, si le 20nm n'est pas suffisant:  
Leti’s 10nm FD-SOI Models in June ’14
http://www.advancedsubstratenews.c [...] n-june-14/

Ouai mais deja que GF galère pour nous donner du 22/20 nm alors le 14 !!!

le 14 c'est des résultats de recherche. La commercialisation, prends toujours 3-4 ans, si c'est pas plus avant les premier protos ...

 
Si t'as des infos sur l'etat d'avancement des procedes de GF en dessous du 28nm, je prend.

Ben le 20 nm c'est cette année pour les gpu d'amd normalement !!  
 
Mais intel va faire dès l'année prochaine du 14 nm donc c'est pas encore tant que ca en recherche !

Oui, sauf qu'ils utiliseront le 20nm de TSMC.

 
Et si le 20nm de TSMC est plus cher que le 28nm, va etre reserve pour les puces rentables, bref, les GPU.

rien à voir, les process sont optimisé pour les fréquences de fonctionnements des archi.
 
Si les GPU AMD et nvidia sont plus ou moins à la même fréquence c'est pas à cause du process, mais c'est surtout des archi de plus en plus similaires.
 
Et dont dépends les fréquences de fonctionnement.
 
Ensuite le process est optimisé pour ces fréquences. C'est on ne peut plus simple.

 
Il est vachement bien ton site, au bémol près que c'est un site technico/promotionnel de SOITEC, donc certaines affirmations certainement couts et autres sont a prendre avec des pincettes.

 
Il faut se méfier, SOITEC, c'est un nain.
Bref, effectivement, je prends toujours les  infos de ce site avec des pincettes, mais la dernière rumeur à la mode dis qu'un gros fondeur devrait prendre le train du FDSOI.

Vous savez pourquoi intel ne prends pas le SOI.
 
Simple, SOITEC détiens un brevet, donc sont seul et unique fournisseur de ces wafers.
 
Pourquoi Soitec ne produit pas beaucoup ?
 
Les coup de fabrications sont plus élevé, mais ce n'est pas le plus important. Les wafers ont du mal à descendre en technologie, plus que le bulk.
 
le bulk est lui même très simple. Le SOI a des soucis du fait qu'il necessite plus d'étape, et notament de la découpe, de la "colle", et d'autre procédé de fabrication. Le silicium a plus de difficulté à être de forme cristalline et sans impureté. La colle, est fait de façon thermique, ça a tendance à désorganiser la structure cristalline entre autre.
 
Donc SOITEC vends en fonctions des capacités des wafers. un wafer 28nm, ne conviendra pas pour un process 20nm. Du fait des impuretés, et autres ...
 
Et à l'heure actuelle, ils ont déjà du mal à fournir en 28nm.
 
La techno est la. mais pour produire à un coup raisonnable, il faut de la grande série. Et Soitec est limité sur ce coup. D'ailleurs c'est pourquoi GF propose des process bulk, le SOI ne parviens plus à fournir assez, et surtout dans les process avancés.
 
Le retour au bulk des CPU haut de gamme, perso je n'y crois pas. par contre il me semble que certaines APUs y sont. ça fait déjà beaucoup de puces.
 
Il me semble que le FDSOI, c'est plus compliqué, car la couche de silicium est plus fine.
 
De toute façon, je commence un projet en FD 28nm prochainement. J'ai encore jamais touché à cette bête la. je vous dirais ce que je suis autorisé ^^

 
SOITEC, SunEtsu et SunEdison (partage de brevets depuis quelques mois), donc plus trop de problème à ce niveau.
Si un problème se pose au niveau brevet, ne serais ce pas plutot IBM ?
 

Tout à fait, mais se rattrape de plus en plus au niveau fabrication, de part un nombre d'étapes moins élevés.
http://www.advancedsubstratenews.c [...] h-at-22nm/
 

La, tu m'interesses. Il y a un soucis de limitation à la production .
Qui utilise du FDSOI en 28nm ? STM parle de quelques tape out, ca bouffe déja autant de wafers ?
 

J'ai pas compris, tu n'aurais pas inversé bulk et SOI ?
 

Ah ben, on va avoir des nouvelles de premières mains.    

 
Humm, je ne savais pas. En fait, je connais pas ces accords de licence. Il me semble que IBM était client à la base. Les mecs qui ont monté soitec sont des anciens chercheurs français.
 

 
Oui, mais ça pose problème pour fournir assez de wafers.
 

 
le 28nm, non FD. Donc je pense que ST bouffe pas mal pour les SOCs haut de gamme notamment, mais AMD avec GF. Et il y a aussi des nouveaux clients de GF. GF a bien plus de production que AMD l'avait, il ne faut pas croire, Abu d'abi, essayent de faire tourner à fond. Alors qu'AMD produisait plus à la demande.
 

 
Alors, ne rêver pas les gens
 
Je vais faire mon boulot, et seulement appréhender la techno. Je pourrais donner mes impressions, mais bon je pense pas avoir le droit d'en dire plus. Sinon on me zigouille.    Et puis c'est pas en quelques mois que je vais la maitriser.  Vu de la techno d'ou je part, complètement has been sauf pour faire de la recherche pas cher, il y a bien 10 canyons US ...
 
C'est un boulot analogique, je doute que j'aurais le temps de finir, il y a une partie numérique que je mettrais surement en fin. Euh ouer je suis nul en numérique. Enfin là c'est plus du traitement du signal, donc c'est différent. C'est plus ça ou je pèche grave    
 
 
Donc, justement il y a eu un débat il y pas longtemps sur les capacités du SOI en analogique, et bien je vais vérifier par moi même. Il parait, que c'est à se prendre la tête dans un étaux
 
enfin c'est du FD, mais je ne connais pas le process, exact, il parait que c'est un projet de recherche ambitieux. Et vu que c'est pas du tout à destination des cpus, ce serra probablement complètement différent des process de GF.
 
 

 
STMicro n en dit que du bien mais bon ils sont pas desinteressés...
 
Le probleme principal s il y en a un ce serait une transconductance limitée
qui obligerait a rajouter des etages systematiquement pour conserver des
gains suffisants sachant qu au dela de 2 etages ca devient delicat de compenser
des circuits a la linearité bancale etant donné que tout depend du premier etage.
 
Par contre au niveau des caracteristiques haute frequence ca devrait le faire
avec des capacités parasites critiques netement plus faibles , en particulier
les capacités de miller.
 
 
 

 
Miam, si c'est vrai, ça pourrais m'intéresser pour un autre application. Dans mon ancien boulot, j'avais mais trop, mais vraiment bcp trop de transconductance. En général, c'est rare, tu préfères quand il y en a bcp. Mais en même temps c'est logique, FD veut "simplement" dire qu'on travaille sur des transistors non dopé. Donc moins "performants".
 

 
Il y a d'autre technique que rajouter des étages. En augmentant la résistance de sortie on peut très bien arriver au même résultat. Si l'ampli de miller suffit pas, Il y a différentes techniques comme le cascode. Donc je ne pense pas que ce soit vraiment un gros problème.
 
 

 
Donc là, je pense qu'on parle de RF. A vrai dire ça ne me concerne pas.
 

 
Bon la ça contredis un peu avant, mais bon je pense que tu reprends les grandes lignes que tu as du lire à droite à gauche, sans vraiment trop comprendre. Mais bon c'est pas grave, ce millieu est parfois complètement dingue et c'est pas évident de comprendre bcp. Moi je suis nouveau et je comprends pas tout, et probablement jamais, c'est trop vaste.
 

 
Alors, il parait que la capa de substrat est plus faible à cause du SOI. Mais bon parler de Miller spécifiquement, ça me parait être une erreur. A moins de vouloir faire des AOP de miller à 10Ghz.    
 
Non, un chercheur qui a changé de boite m'a parlé d'un autre effet. qui lui me parait bien plus effrayant. Je peux pas donner le nom, je pense que c'est confidentiel. J'ai encore rien signé du tout là dessus, mais bon, c'est pas mis de coté par GF pour rien. Alors j'ignore totalement si je serait touché par le problème. Reste qu'en tout cas, on ne fait pas des transistors en forme de T pour rien. Alors c'était en PD-SOI je pense. j'ignore si les choses changent.
 
Moi je pense que la faible transconductance, même un facteur 10, ça peut le faire. On peut se débrouiller. J'ai des feuilles excels magiques pour ça ^^.

 
Oui pour la cascode mais il y aura une ampltude maximum de sortie plus reduite.
 

 
Non , je parlais en audio , un ampli op a disont 3 etages de gain A, B et C
et donc de gain total ABC en boucle ouverte, admettons que le retour , la contre reaction,
soit totale soit un gain final de 1 et un rapport de contre reaction de ABC donc qui devrait
diviser d autant la non linearité du circuit, he bien ce n est qu une apparence car le premier
etage ne verra sa distorsion diminuée que du rapport A , le deuxieme par le rapport AB et le
troisieme etage verra a ses bornes une contre reaction de ABC etant donc le seul a beneficier
de la totalité du gain utilisé pour la CR.
 
J ai remarqué que peu d ingenieurs ont preté attention a ce detail...
 
 

 
Il faudrait dans ce cas rajouter des etages avec ce qu on appelle des "nested feedback loop",
des contre reactions/compensations locales, ca marche bien dans le simulateur jusqu a 3 etages
de gain.

Alors cascode je parlais de la technique, il existe une bonne 50 aines de montage cascode.

Notamment les repliés qui peuvent être rail to rail. Je pense à un circuit mono étage très efficace. Le seul problème, c'est qu'il n'aime pas la charge. Donc il faut faire un genre de pushpull en sortie en un peu plus compliqué pour obtenir la chose. C'est un très bon circuit. Pas évident à mettre en œuvre. Le design d'un truc comme ça c'est nettement plus long qu'un Miller. Mais ça peut valoir le coup. Après il y a bien sur des inconvénients, il ne faut pas rêver. Tout se paye.

Après pour la linéarité, comme tu dis, elle augmente en fonction du gain en Boucle Ouverte. Par contre je ne serais pas aussi catégorique pour le cas de la boucle fermé. En fait je dirais que c'est beaucoup plus compliqué que ça. Je ne préfère pas trop m'avancer dessus, c'est un sujet dont je n'ai pas fait d'études particulières, donc difficile de conclure. Alors peut être que oui théoriquement c'est ça, mais en pratique il doit bien avoir un facteur énorme, ...

Et je ne fais pas de la RF, mais en RF, j'ai entre aperçu des techniques pour augmenter la linéarité de façon artificielle via un transistor qui "court-circuite" les premières fréquences multiples et monte l'IP3.

Mais en audio, je ne pense pas qu'on applique les méthodes RF.

Et autre point, plus il y a d'étages, et plus c'est la merde. J'avoue sans honte, ne pas connaitre ces nested feedback.

Et le simulateur, a priori n'a pas de limite de nombre d'étage. Juste une limite de précision, mais c'est toi qui la choisis. Et plus il y a de contrainte sur ton circuit et moins tu as de chance que ça marche. Donc oui, une fois ton projet en mode simulation du layout, tu peux passer pas mal de temps à croiser les doigts et a recalculer pour vérification. Mais 90% des problèmes arrivent au layout. Je ne vais pas dire que le design est facile. Mais une fois que ça marche, et que tu as des bonnes simulations, le problème viendra du layout.

Je bossais à coté d'un mec en RF, avant d'avoir le bon compromis, il a tout refait 4-5 fois et il bossait sur une techno plutôt sympa pour de la RF.

 
Je ne connais que les cascodes de base et j ai du mal avec la terminologie en francais,
d ou mon usage de termes anglois...
 
D autant que je sache pour faire l equivalent d un seul etage on utilise en entrée
un differentiel dont les deux sorties sont chargées par des generateurs de courant
et commandent un second etage differentiel configuré en gate commune et chargé par un
mirroir de courant , le tout suivi d un push pull pour le gain en courant.
 
La compensation est par capacité shunt sur le drain du second etage et l ensemble
se comporte comme un seul etage , en anglais le terme est "folded cascode" et les
perfs sont assez exceptionelle , dans les 110db en boucle ouverte et des distorsions
de l ordre du ppm en boucle fermée.
 

 
Disons que l on neutralise le coté RF grace a une compensation mais intrinsequement
le transistor amplifie en RF fut ce une application audio, c est juste que son gain
a haute frequence est reduit par une compensation de miller , le dispositif ayant
une contre reaction locale superieure a 1 jusqu a la frequence de transition dudit dispositif,
gare au layout avec des transistors rapides , meme en audio....
 

 
Je parlais de limitation technique , cad que plus y a d etages moins c est possible
de stabiliser le truc comme tu l as remarqué, au dela de 2 c est problematique  
etant donné que chaque etage rajoute un pole dans la fonction de transfert,
pole qu il faut neutraliser.

Le folded cascode.
Un bon exemple : http://www.intechopen.com/source/h [...] age51.jpeg

Alors entrée sortie, bon c'est pas trop clair. Je préfèrais parler drain source gate. Mais je pense que tu as compris. Regarde le schéma. C'est un rail to rail, après il y a plein de variantes.

Alors, il y a différentes compensations, différents mode surtout dans le cas précis. Dans le truc scolaire de base, il y a pas de compensation vu qu'un seul étage, donc en théorie un seul pole. Mais en pratique un pauvre transistors c'est déjà un sacré nombre de pôles.   Après il y a ceux qu'on peut négliger et ceux qui font ch*er

Bon ce truc la c'est moins clair. Une contre réaction supérieur à 1 c'est en général "mortel". ( sauf cas particulier. ) Tu deviens instable.

Alors pour faire simple, tu as la contre réaction positive, donc entre 0 et 1, et la contre réaction négative, qui elle est bien inférieure à -1, pour être utile. De base sauf exception, on préfère la contre réaction négative pour une meilleure stabilité.

La stabilité c'est pas un véritable problème, il faut couper dans les performances en bande. Donc c'est une histoire de compromis. Le vrai problème des nombreux étages, c'est plus le manque de performance en réjection de mode commun et d'alimentation. L'étage différentiel fait justement le boulot, alors que le reste non.

Alors comme dis plus haut, il y a plusieurs pôles par étages, mais plus ou moins négligeable. En vielle/faible techno ça s'oublie très vite, sur les schémas basiques. En techno plus avancés c'est pas le même tarif.

Bon je crois qu'on dérive du sujet. Mais pas de soucis, je reste ouvert à la discussion, en privé ou sur skype si tu veux. Je parlerais pas de la techno par contre, ça pourrais me poser des soucis

edit : Il n'y a pas de miracle, un pôle se neutralise pas. On le compense, on perd ailleurs, mais on devient stable. Et on peut pas en faire 36000. En général on compense proche du deuxième.

Rhooo les pavés OSEF

des nouvelles sur carrousel et de ses cm pour ddr4 ?

on a le temps avant la ddr4 chez AMD, soit pas pressé ^^

 
S il y a du nouveau pas se gener , faut poster la ou les news...
 
 
Edit : Un truc assez inquietant au sujet d Excavator :
 

 
http://gale.re/readability/2955358/vr.php

quelle nouvelle

ça joue, mais c'est pas ça qui joue le plus à mon avis
 
tant que le cache en carton serra pas plus efficace, et l'unité de flottants, AMD serra toujours à l'ouest.
 
Donc, c'est pas vraiment un gros problème. Et les entiers AMD a une petit longueur d'avance sur intel en MT. Donc, ce n'est pas trop grave. Mais inquiétant sachant qu'ils nous ont promis du lourd ...

Ils s en sortent quand ils mettent un module complet, soit deux cores,
en face d un seul core + HT , c est pas fameux, ils ont interet a revenir
a la config 3 ALUs du K10 , c est 30-40% d IPC en plus qu il faut pas
les 10% de SR, d ailleurs encore un coup comme celui la et je donne
pas cher de leur peau deja difficilement negociable.

 
ça c'est illusoire
 
ça fait bien longtemps que le déficit du au deux alus ont été comblé, et d'ailleurs ils sont plus performant en IPC que les A64 depuis un sacré bout de temps.
 
 
Je pense qu'il faut arrêter de ruminer ça. Le problème viens des flottants et des caches et pas des ALUs  

euh , là tu confond    
A64 c'est k8 , et heureusement que l'ipc est meilleur  
concernant k10.1 , c'est déjà moins évident , voir même .......    

AMD marche sur la tête.
Ils nous sortent une version Kaveri Desktop dont tlm se fout et la version mobile bien plus intéressante sort cet été.
WTF, pilote dans l'avion toussa ...

tiens d'ailleurs, le phenom III ressort des cartons

 
Clair, comme s'il suffisait de rajouter quelques pipes pour régler les soucis de cette archi.
 

En effet. Les problèmes ont été repéré il y a quelques temps sur les fortes latences des caches, faibles débits, beaucoup aussi sur les unités de prédictions bien plus performantes sur intel.

Pour les caches, je pense qu'il y a des brevets qui leur posent problème depuis quelques années. Le contrôleur mémoire intégré, était une parade à ces problèmes. En micro-électronique digitale, il y a pas 36 façons de faire les choses. Enfin si, mais pas 36 dans l'ultra optimisé.

Intel est un mastodonte sur la mémoire, et AMD ne peut pas grand chose notamment. Et pour augmenter l'ipc, il faut forcément une force de frappe importante pour alimenter les cores.

Il ne faut pas croire que les pipes des cores sont pleins tout le temps, bien au contraire, il y a beaucoup de vide. C'est pourquoi ces dernières années l'ipc est devenu plus important que la fréquence.

Il ne faut pas croire que AMD est mauvais sur tout. Les opterons sont toujours préféré dans les cas "rare" ou la charge de travail est uniquement du calcul entier. AMD a une très courte longueur d'avance en MT sur les alus. Mais bon sur tout le reste un peu largué.

Les flottants c'est ce qui pèche le plus.

Et le travail géométrique dans l'espace se fait en flottant. Donc vos jeux pour calculer de la géométrie, on fait tout en flottant sur la partie CPU, qui met les positions des objets et autres.

Après les moteurs 3D, sont bourré de petites boucles sur des entiers. Sauf que les boucles, depuis les core 2, intel s'en ai fait une spécialité, du fait de moteur de prédiction extrêmement efficace.

Pour arriver au même niveau, AMD doit doubler les unités de flottant. Et mettre à niveau son unité de prédiction. Et booooster sérieusement le cache.

Ils peuvent garder le nombre de pipes, au fond ça changera pas grand chose. Mais sans solution pour le cache, ils arriveront à rien. Bien que augmenter permettrait de baisser la fréquence un peu, et diminuer la conso.

Ce qui pourrait les sauver à moyen terme, ce serait de faire du cache en TSV, en DRAM. Un bon 128Mo mini. Bien que ce soit pas suffisant sur les petites appli, au moins ça aura le mérite d'augmenter les perfs en multitaches ( et non multithread. )

Donc le mec avec 5 grosses taches en même temps serra un peu plus réactif. Mais sans la prédiction de branchement et les flottant ça servira à rien  

me semble que l'histoire des brevets, c'est déjà passé.
mais sur le K10, les caches n'étaient pas aussi pourris il me semble...
donc bon, est ce que les problèmes de cache sont pas liés au type d'archi choisie (genre, netburst quoi) ?