problème genérique en code VHDL

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Auteur	Sujet : problème genérique en code VHDL

ayo1

Bonsoir à tous ;

Mon programme concerne le produit de corrélation .pour 4 bits il marche

Probléme : comment faire le programme en generique

j'essaye à le faire pour 8 bits mais j'ai quelques soucis : :??:

Vous pouvez m'aider si possible :

voici mon code :

Code :

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity correla is
generic (
longueur : natural :=8 );
port (
clk : in std_logic ;
rst : in std_logic ;
data: in std_logic_vector(11 downto 0) ;
--code: in std_logic_vector(15 downto 0 ) ;--for 4 bits
code: in std_logic_vector((4*longueur)-1 downto 0 ) ;---for generic
--Q :out std_logic_vector(17 downto 0) ) ;--for 4 bits
Q :out std_logic_vector((4*longueur)+1 downto 0)) ; ---for generic
end entity ;
architecture arch of correla is
--type RAM is array (0 to 3) of std_logic_vector(3 downto 0) ; --for 4 bits
type RAM is array (0 to 3) of std_logic_vector(longueur-1 downto 0) ;---for generic
--type ram16 is array (0 to 3) of signed(15 downto 0) ;--for 4 bits
type ram16 is array (0 to 3) of signed((4*longueur)-1 downto 0) ;---for generic
--type Rom is array (0 to 3) of signed(11 downto 0) ;--for 4 bits
type Rom is array (0 to 3) of signed((3*longueur)-1 downto 0) ;---for generic
signal voie :Rom ;
signal CD : RAM;
signal temp: ram16;
-- signal sum0 :signed (16 downto 0) ;
signal sum0 :signed (4*longueur downto 0) ;---for generic
--signal sum1 :signed (16 downto 0) ;--for 4 bits
signal sum1 :signed (4*longueur downto 0) ;---for generic
--signal AB :signed (17 downto 0) ;--for 4 bits
signal AB :signed ((4*longueur)+1 downto 0) ;---for generic
begin
--CD(0) <= code(15 downto 12);--for 4 bits
--CD(1) <= code(11 downto 8);--for 4 bits
---CD(2) <= code(7 downto 4);--for 4 bits
--CD(3) <= code(3 downto 0); --for 4 bits
AY:for j in 0 to 3 generate
CD(j)<=(code((longueur*j+(longueur-1)) downto (longueur*j)));---for generic
end generate AY ;
etalement:process(clk,rst)
begin
if(rst='1') then
Q <=(others=>'0');
F:for k in 0 to longueur-1 loop ---for generic
temp(k)<=x"0000";
end loop ;
--temp(0)<=x"0000";--for 4 bits
--temp(1)<=x"0000";--for 4 bits
--temp(2)<=x"0000";--for 4 bits
--temp(3)<=x"0000";--for 4 bits
else
if(clk'event and clk ='1') then
voie(0)<=signed(data) ;
B:for L in 1 to 3 loop
voie(L)<=voie(l-1);---for generic
end loop ;
--voie(1)<=voie(0);--for 4 bits
--voie(2)<=voie(1);--for 4 bits
--voie(3)<=voie(2); --for 4 bits
for i in 0 to 3 loop
--for i in 0 to longueur-1 loop
temp(i) <= voie(i)*signed(CD(i));
end loop ;
--sum0<= resize(temp(0),17)+temp(1) ;--for 4 bits
sum0<= resize(temp(0),(4*longueur)+1)+temp(1) ;---for generic
--sum1<= resize(temp(2),17)+temp(3) ;--for 4 bits
sum1<= resize(temp(2),(4*longueur)+1)+temp(3) ;---for generic
-- AB<=resize(sum0,18)+sum1 ;--for 4 bits
AB<=resize(sum0,(4*longueur)+2)+sum1 ;---for generic
Q<=std_logic_vector(AB) ;
end if ;
end if ;
end process ;
end architecture ;

Merci d'avance .

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ayo1

la question :comment faire pour que le programme sera generique

Merci encore une fois :sweat:

h3bus

Troll Inside

On ne peut rien faire pour toi si tu n'expose pas clairement:
- Qu'est ce qui doit être générique et qu'est-ce qu'il représente
- Quel est l'impact de ton générique sur la tailles des I/O du module
- Quel est l'impact de ton générique sur la taille de tes signaux internes
- Enfin, l'impact sur l'algorithme

Il y a d'ailleurs de grande chances que tu résolves de toi même ton souci après y avaoir répondu!

Aussi, je te l'ai déjà dis mais les noms de tes I/O et signaux doit être amélioré. On doit savoir de quoi il s'agit à la première lecture.
Pour nous qui ne sommes pas dans ta tête, c'est incompréhensible.

AUssi, les commentaires ne servent pas à commenter le code, mais à mettre des informations supplémentaires.

Message cité 1 fois

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sheep++

ayo1

h3bus a écrit :

On ne peut rien faire pour toi si tu n'expose pas clairement:
- Qu'est ce qui doit être générique et qu'est-ce qu'il représente : je voudrais que mon code sera génerique ex:8,12,.....31
- Quel est l'impact de ton générique sur la tailles des I/O du moduleIl va changer la taille ça depend code !! meme chose pour les signaux internes
- Quel est l'impact de ton générique sur la taille de tes signaux internes
- Enfin, l'impact sur l'algorithme

Il y a d'ailleurs de grande chances que tu résolves de toi même ton souci après y avaoir répondu!

Aussi, je te l'ai déjà dis mais les noms de tes I/O et signaux doit être amélioré. On doit savoir de quoi il s'agit à la première lecture.
Pour nous qui ne sommes pas dans ta tête, c'est incompréhensible.

AUssi, les commentaires ne servent pas à commenter le code, mais à mettre des informations supplémentaires.

J'écris sur une feuille comment les changements faites (signaux internes ,I/O ) mais je n'arrive pas comment la postuler !

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