Erreur code vhdl

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Auteur	Sujet : Erreur code vhdl

ayo1

Bonsoir mes ami(e)s :

est ce que vous pouvez m'aider svp .

voici mon code :

Code :

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity correla is
port (
clk : in std_logic ;
rst : in std_logic ;
data: in std_logic_vector(11 downto 0) ;
code: in std_logic_vector(15 downto 0 ) ;
Q :out std_logic_vector(17 downto 0) ) ;
end entity ;
architecture arch of correla is
type RAM is array (0 to 3) of std_logic_vector(3 downto 0) ;
type ram16 is array (0 to 3) of signed(15 downto 0) ;
type Rom is array (0 to 3) of signed(16 downto 0) ;
signal CD : RAM;
signal temp: ram16;
signal sum :Rom ;
signal AB :signed (17 downto 0) ;
begin
CD(0) <= code(15 downto 12);
CD(1) <= code(11 downto 8);
CD(2) <= code(7 downto 4);
CD(3) <= code(3 downto 0);
étalement:process(clk,rst)
begin
if(rst='1') then
Q <=(others=>'0');
temp(0)<=x"0000";
temp(1)<=x"0000";
temp(2)<=x"0000";
temp(3)<=x"0000";
sum(0)<=x"00000";
sum(1)<=x"00000";
else
if(clk'event and clk ='1') then
for i in 0 to 3 loop
temp(i) <= signed(data)*signed(CD(i));
end loop ;
sum(0)<= temp(0)+temp(1) ;
sum(1)<= temp(2)+temp(3) ;
AB<=sum(0)+sum(1) ;
Q<=std_logic_vector(AB) ;
--
end if ;
end if ;
end process ;
end architecture ;

voici l'erreur :
Error (10344): VHDL expression error at correla.vhd(70): expression has 16 elements, but must have 17 elements

Code :

sum(0)<= temp(0)+temp(1) ;

Je vous remercie .

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h3bus

Troll Inside

Oui il faut que sum fasse 17 bits pour gérer l'éventuel overflow.

Tu peux passer par un signal intermédiaire, regarder si il y a eu overflow et remettre sur 16 bits si ce n'est pas le cas.

---------------
sheep++

ayo1

vous avez une idée à propos la fonction ""resize "" comment je peux l'utiliser ?!

h3bus

Troll Inside

C'est à dire comment tu peux l'utiliser? Tu en as besoin?
Qu'est ce que tu ne comprends pas dans cette fonction?

---------------
sheep++

sligor

sum(0)<= ('0' & temp(0)) + ('0' & temp(1));

autres trucs et astuces du genre là dedans:
http://www.synthworks.com/papers/v [...] d_2003.pdf

Message édité par sligor le 30-05-2014 à 00:29:32

ayo1

Oui effectivement !

h3bus

Troll Inside

Attention, ta méthode te fait perdre le bit de signe. Et tu peux te retrouver avec des valeurs qui n'ont rien à voir.

Je ne sais plus si l'attribut length est papplicable à un signal. si c'est la cas, cette version est plus sure:

Code :

sum(0) <= resize(temp(0), temp(0)'length+1) +  resize(temp(1), temp(1)'length+1);

DE même pour être générique, tu peux déclarer tes signaux en fonction de la taille de tes entrées, Par exemple:

Code :

type ram16 is array (0 to 3) of signed(code'high downto code'low);

Aussi, au lieu de faire des cast (signed) sur data et CD, pourquoi ne pas les déclarrer signed?

---------------
sheep++

ayo1

tu veux dire que je fasse un tableau pour le sihnal ""sum"" !?

ayo1

comme ça :

type Rom is array (0 to 3) of signed(16 downto 0) ;

signal sum :Rom ;

et aprés :

sum(0) <= resize(temp(0), temp(0)'17) + resize(temp(1), temp(1)'17);

ou bien !?

h3bus

Troll Inside

Length est un attribut, seulement je ne sais pas si il va s'appliquer correctement à temp(x).

Mais ça s'écrit bien temp(0)'length + 1

temp(0)'length renvoie la taille de temp 0 (16 ici) et tu ajoute 1 pour ajouter un bit au signal.

---------------
sheep++

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ayo1

ok ! merci

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