Reprise du message précédent :

dans ce cas ce n'est pas log, mais ln, logarithme népérien

--> ln(e^x) = x

mais ça chipote

Ca devient un topikamath par ici. C'est malsain.  

Ben non justement, ils restent sur le bas de gamme en dual
Parce que le K10 doit couter plus cher a produire

Rester sur le (très) bas de gamme en dual, ça va marcher combien de temps ? Pas longtemps. Il faut bien qu'ils remplacent l'archi K8 par une version améliorée.
Et je ne suis pas persuadé que les K10 dualcore 65nm (avec et sans L3) prévus pour remplacer les A64 X2 actuels soient plus chers à produire. Par contre niveau perf, ils risqueront de mieux résister face à la concurrence et d'avoir une durée de vie plus élevée de l'archi K8 actuelle.

C'est pire que du chipotage vu que log ou ln ont des comportements logarithmiques tous les 2, seule la base change...
 
Log: base 10
Ln: base e (e=~2.7183)

Oui et Ln(x) se dit oralement aussi "log de x" par pas mal de gens.

Oralement on dit "log" pour au choix : log en base 10 (plutot en physique/chimie), log en base 2 (en info), log népérien (surtout en maths). Bref il faut le contexte  

 
L'un ou l'autre ça change rien, vu qu'on parle juste de la forme de la courbe    

ouais mais fallait pas me chercher

et puis c'est toi qu'a commencé d'abord

Comme l'avait fait intel au moment du pentium D, mais le PD etait un bricolage pour avoir quelque chose a mettre en face d'AMD en attendant le C2 (ils devaient deja savoir qu'il allait dechirer pour avouer sa ...)

Mais bon je ne suis pas trop pessimiste sur le phenom, il n'est pas inconcevable que:
-Il arrivent assez rapidement a maitriser le 65nm et monter en frequence (sa commence a faire long le 65nm n'est toujours pas maitrisé depuis la sortie du K8 65nm (~1an))

-corriger l'erreur materiel dont on parle ces jours ci dans une future revision

-ouvrir quelques goulot d'etranglement qu'a l'archi, pour la ramener a un niveau de perfs/Hz proche du C2 (le phenom est moins performant qu'un C2 mais ce n'est pas un CPU VIA non plus ...) Mais on peut s'etonner quils l'aient sorti comme sa sachant qu'on peu penser qu'ils savent depuis plus de 6 mois qu'il est moins performant/hz dans tous les domaines que le C2

 
La question est de savoir si c'est faisable sans plomber encore plus les perfs. Sachant que tous les tests parus à ce jour ont été faits sans la mise à jour bios qui stabilise le système au détriment des perfs. C'est à se demander si ce bug ne découle pas d'une optimisation trop agressive qui s'est finalement avérée instable.  

c est a ce demander ce qu il ont fait,si corriger l erreur desactive le cache L3 ,le proc ne tient pas les 2.4 ghz,il reste quoi a ce Phenom.......

Seule la solution logiciel (bios) plombe les perfs. La prochaine révision (B3) corrige ce problème au niveau du hardware et ne sera pas affecté par cette baisse de perf.
Les performances seront donc identiques aux B2 sans correction logiciel, le bug en moins.

 
A moins de savoir en quoi consiste exactement le fix; c'est impossible à dire. Ce sera mieux que le patch bios qui désactive carrément la fonction, mais ce ne sera pas forcément sans impact.

Toujours personne s'étant procuré un Phenom sur hfr    
 
Ca fait un moment que les 9500 sont en vente et pas un seul feedback  

l'HyperThreading c'est voir les 4 cores comme un seul CPU ?

Bon, mise à jour du premier post d'ici le week-end, si j'ai le temps j'essayerai de coller le compte-rendu du dump des instructions mais dans un premier temps je vais me focaliser sur un compte-rendu des articles.
 

Ou l'inverse, voir 1 seul core comme 2-4 CPU (à la base, c'est même uniquement ça puisque seul le P4 a eu droit à ce nom qui est © Intel )

Ca va être rapide à faire ça.  

  j ai faillit,mais vu le probleme de compatibiliter avec les soit disant cm Asus compatible,vu les resultats d oc lammentable,vu que le proc n est pas mieux que mon 6000+,et maintenant pour courroner le tout ce bug......  
 
j attend le K11 ......................en 2028

Ca l'a été même, mais c'est un peu léger

 
Franchement qui  - surtout sur HFR - a envie d'investir dans un proc :
 
- buggué
- plus cher que la concurrence
- moins performant que la concurrence
- au potentiel d'o/c ridicule
 
 

D'après la tof du die de ce que serait Nehalem y'a un truc louche:
 
http://www.nexthardware.com/news/scheda/259.htm
 
Le L3 ne serait pas partagé, contrairement au L2 des C2D...  
 
Qui sait, c'est ptet ça le problème de K10.

Le L3 ne peut etre que partagé. (sinon ça s'apelle du L2 et n'a aucun interet).
 
Cepandant ce truc c'est de la merde car :
Le Nehalem Quad Core a pas de L3 mais un L2 de 8Mo partagé.
 
Le Nehalem avec L3 ce seront les version Xeon MP en principe qui aurait 4x2 core.

D'après ton lien, le supposé L3 serait bien partagé mais physiquement divisé en 4 (d'où le "2MB of 8MB L3 Cache" ).

Possible, à moins que chaque CPU n'ait son propre L3 avec un accès à ceux des voisins comme c'est le cas dans une archi HyperTransport pour la RAM.
 
En tout cas le nombre de transistors est directement comparable à celui de K10 (730M contre 460M mais 300M de L3 en plus).

ça m'a l'air bizarre.
 
Par contre je ne vois pas ce qui oblige le L3 à être partagé, L3 ça veut juste dire cache de niveau 3.
 
Effectivement ce serait étrange qu'il ne le soit pas, mais le L3 n'est pas par définition partagé.

La seule fois Intel a fait du L3 on die cetait pour les P4 Northwood et dans leur concept là alors chaque core aurait 512K de L2 dédié et 2Mo de L3, on repartirait a des année lumiere de l'interet/efficacité d'un cache type 6Mo de L2 partagé.
 
Le L3 est forcement partagé dans le sens ou ce niveau de cache n'est que pour améliorer les echange L2 <-> RAM. Il n'a d'interet que donc s'il est partagé. Sinon a ce train là autant avoir un cache L2 plus grand. Car aujourd'hui, surtout chez Intel, les cache L2 sont tellement rapide que je ne pense pas que les faire beaucoup plus petit soit un interet, surtout qu'un niveau de cache implique une augmentation de la latence.
 
Alors 512K de L2 + 2M de L3 par core a mon avis c'est carement moins perfs que 8M de L2 partagé.
 
Surtout que chez Intel les caches sont inclusif. Et donc augmenté les niveau de cache c'est chiant.

Au contraire, c'est plus facile... mais moins rentable
 
Si on prend le Phenom il a 4x128+4x512+2048ko de caches soit 4.5Mo, là un Nehalem aurait tout simplement 4x2048ko soit 8Mo de cache, le tout avec 2Mo soit quand même 150M de transistors qui ne servent pour ainsi dire à rien.

AMD n'est pas le seul a avoir des coucis : http://www.hardware.fr/news/9264/y [...] ardes.html
 
A moins que ce ne soit fait pour maquiller l'histoire de compatibilité nForce.  

Mais rien ne dit qu'avec le Nehalem ce sera toujours le cas.
De plus, il m'avait semblé avoir entendu que la prochaine archi d'Intel aurait des petits L2. Donc la config 512ko de L2 par core + 8Mo de L3 (exclusif ?) me parait pas impossible.

Ils s'emmerderont probablement pas à faire un cache exclusif pour un L3 partagé

AMD le fait bien
D'un autre côté il n'a pas trop le choix (4*512Ko=2Mo)

Sans plus de precisions ne lançons pas trop d'hypothese car :
- le Conroe a été vendu quasi 9 mois avec un pbs d'instabilité qui a été corrigé via patch OS + MAJ uCode. (certes super super rare).
- le Penryn a eu AU MOINS 2 à 3 stepping fonctionnel, les B1 sont dispo de puis pas mal de temps, et les C0 sont envoyé en masse aux OEM pour préparer leurs machines, et c'est des ES finaux avec Branding & co. Si vraiment il y a bug il doit etre moins serieux que celui de K10. Et rapellons nous qu'en moyenne un CPU a entre 25-50 bug connus einh.

Oui mais tout est exclusifs. Si Intel commence a etre moitié inclusif/moitié exclusé ouai boaf. Puis apres plus de 10 ans d'inclusif j'vois pois pourquoi ils changerais, ça a fait ces preuves.
 
Enfin tjrs est-il que pour le moment on parle pas de L3 sur le Nehalem mais de L2 partagé... Faut quand meme voir que y'en as d'Ars Technica qu'avait dit de la grosse merde sur le Prescott donc bon moi les analyse de die j'me mefie quand meme.

Test du Phenom avec le fix chez Techreport, la baisse de perfs est flagrante...  
 
http://techreport.com/articles.x/13741/1
 

   ca fait mal !!!!  

 
Oui moi aussi je trouve bizarre qu'il y ait moins de cache que le Penryn, et effectivement s'il n'est pas partagé ça n'a pas de sens. Mais l'explication était nécessaire, tu peux pas dire L3 = partagé
 
Sinon pas dit qu'il soit inclusif par contre.

Il le sera quasiment à coup sûr, plus encore si il est partagé.

Il le sera sans doute vu le passé d'Intel au niveau de la gestion des caches et la différence de taille entre L2 et L3, mais je comprend pas bien le sens de ta fin de phrase. Le fait qu'un niveau de cache soit partagé pousserait à opter pour de l'inclusif ?

Etant donné le problème que pose un cache exclusif si on veut le partager, oui, mieux vaut qu'il soit inclusif
 
Regarde l'article de Tridam sur le fonctionnement chelou du L3 de K10, c'est assez clair... on a ni plus ni moins qu'un petit cache supplémentaire en mode inclusif dans tout cache exclusif (victim buffer), dans le cas d'un partage ça devient vraiment bordélique.

S'il est partagé, qu'il soit inclusif est ideal pour justement partagé des infos entre core rapidement.
 
S'il etait exclusif, un core qui veut une info d'un autre, si cette infos est dans le L2 voir pire dans le L1, c'est pas gégé.