Reprise du message précédent :
je confirme pour le 0.13µ+SOI, le nom de projet en est Barton.
 
Pour le cache L1 j'ai parfois lu que le cache L2 etait inclusif depuis l'XP pour la compatibilité SSE. Donc je n'affirmerais rien, mais peut etre que c'est deja le cas.
Quant a accélérer le cache L2 ca ne se justifie pas trop vu la taille du cache L1 je pense

non sinon le duron morgan ne pourrais pas avoir de cache L2.
si je parle d'accélérer le L2 c'est parce que l'exclusif aura moins d'intérêt avec 512Ko, et que c'est le principal obstacle à sa vitesse.

Ca me parait beaucoup de travail pour un proc en fin de vie, destiné au milieu de gamme dans 6 mois  
 
La priorité d'AMD actuellement, c'est plutôt le hammer, non

bah un cache inclusif c'est le moins compliqué alors on sait jamais...
et puis y'aura de la demande pour des cpu puissants socket A, vu le nombre de cartes meres en circulation.
A moins que le hammer ait un meilleur rapport perfs/prix de revient.

mrbebert a écrit a écrit : Ca me parait beaucoup de travail pour un proc en fin de vie, destiné au milieu de gamme dans 6 mois     La priorité d'AMD actuellement, c'est plutôt le hammer, non

 
oui et non: AMD veut rester en vue sur le 32bits tant qu'il bouge encore: et d'ailleurs ca se voit bien sur les caracteristiques du tbred: ce n'est vraiment qu'un proc de transition, qui ne montera pas beaucoup plus en fréquence que les XP (suffit de voir les voltages élevés par défaut pour s'en convaincre), et probablement n'ont-il pas beaucoup bossé pour apporter ces petites améliorations qui font les bons steppings, justement parce que leurs ressources sont plutot axées hammer.

PAS DE SOI POUR K7.
Ca fait deux bonnes semaines qu'AMD l'annoncé.
 
C'est clair qu'AMD met tout son poids pour faire le hammer alors les problemes des K7 seront pas résolus tout de suite.