Bonjour,
je travaille sur un diviseur de fréquence en vhdl, récupéré d'un td en cours, cependant je comprends pas totalement le fonctionnement
Code :
- library ieee;
- use ieee.std_logic_1164.all;
- use ieee.std_logic_arith.all;
- entity DivisionFrequence is
- port(InputClk : in std_logic; OutputClk : buffer std_logic);
- end DivisionFrequence;
- architecture ArchitectureDivisionFrequence of DivisionFrequence is
- begin
- process(InputClk)
- variable n: integer range 0 to 10000000;
- begin
- if(InputClk 'event and InputClk='1')
- then
- n:=n+1;
- if(n=0)
- then OutputClk <= NOT OutputClk;
- end if;
- end if;
- end process;
- end ArchitectureDivisionFrequence;
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si vous pouviez m'aider en détaillant le code,
(avec ce code, j'obtient 1Hz en sortie environ, mais c'est par le test, je suis pas sur, c'est pour ca que j'aimerais comprendre complétement le code pour pouvoir mettre la frequence de sortie a ce que je veux)
merci beaucoup d'avance
Message édité par canigou4 le 17-11-2005 à 10:12:04