Reprise du message précédent :
Pas du tout le même socket : c'est un LGA pour Naples

à mince... j'espère quand même que les cartes mère coûterons pas un bras.

Ça me semble vraiment peu 256Go par socket. Rassurez moi, c'est juste une indication concernant la machine utilisée, pas le max possible ?

 
LGA avec + de 4000 contacts
 

 
Effectivement c'est la démo, il est possible que cela monte plus haut avec de la mémoire registered.

J'espère pour eux que leur "Infinity" Fabric sera plus efficace que le Data Fabric qui semble être faiblard.

Sur le lien donné par mum1989, computerbase.de parle d'un benchmark réalisé avec 4To (2To par CPU).
C'est plus que les 1.5To supportés par les Xeon E5-2xxx et E5-4xxx mais moins que les 3To des Xeon E7-4xxx et E7-8xxx...

storage =! memory

Ce n'est pas une typo dans le tableau?
Car le texte qui suit fait penser à de la mémoire (aux erreurs de traduction près de Google):
If more than three terabytes of memory were requested, Intel's CPU rose completely - 4 TByte of memory currently supports only AMD

Et les 1.5To sont bien la limite max par CPU pour les Xeon E5-2699A v4 (soit 3To avec 2 CPU).
Ou j'ai tout faux?

Mémoire virtuelle, donc stockage.
 
D'où les Intel refusent de fonctionner en allouant 4To par contre, ça serait intéressant à fouiller...

Ça parait pourtant assez clair sur ce tableau d'AMD décrivant les machines :
https://pics.computerbase.de/7/7/1/ [...] 573162.jpg

 
Ah Ok, c'est mémoire au sens large

 
Je ne comprends pas trop cette limite de 256Go énnoncée dans l'article. Par ailleurs j'ai trouvé çà  
 
"Naples is a two-socket server chip aimed squarely at Intel's Broadwell-EP-based Xeon E5 V4 range, and the overall theme of AMD's chip is "have more of everything." Naples has 32 cores, capable of 64 simultaneous threads, 16 memory channels, supporting up to 512GB RAM, and 128 PCIe 3.0 lanes. Intel's comparable offering? Twenty-two cores and 44 threads, 8 memory channels, and a maximum of only 384 GB RAM."
 
ici => https://arstechnica.co.uk/informati [...] p-details/
 
Je comprends qu'avec une solution 4xCPU on pourrait gérer 2To de ram ?  
 
ici ils semblent confirmer (mais par socket !)=> http://www.tomshardware.fr/article [...] 63180.html
 
"Naples, le processeur pour serveur d'AMD utilisant son architecture Zen, aura huit canaux mémoire par CPU, et deux barrettes de DDR4 par canaux. Le contrôleur peut gérer 2 To de DRAM par socket, et une bande passante de 170 Go/s. Lors d'une conférence de presse, AMD a expliqué ne pas fabriquer un gros die de 800 mm2, mais quatre dies Zepplin (Zen) de 195,2 mm2 regroupés dans un même packaging, afin de simplifier les chaînes de production."
 
du coup je suis perdu ! J'ai besoin d'aide je pense pour valider le tout... #help

C'est la limite avec des barrettes classiques (16 Go unbuffered).
 
Ars confonds le tableau donné par AMD linké juste au-dessus avec des specs par Socket (le Xeon peut aller jusqu'à 1.54 TB).
 
Je ne sais pas si AMD a communiqué sur la limite avec des barrettes registered & co. Peut être effectivement 2 To.
 

Sur ce graphique on voit 6 lignes, bon est-ce que celà veut dire que c'est vraiment un lien x6 (~180GB/s?), à voir.
http://images.anandtech.com/doci/1 [...] ge-014.jpg

Tiens ca ressemble à la bande passante intra-CCX

Le data fabric étant probablement qu'un seul lien x1.

 
Merci !  
 
En effet 2To çà semble crédible.

Sortez vos pincettes . Si on regarde le die, on note 4x6 blocs identiques.
Ce qui pourrait correspondre à 2 bus HT de 6 lignes (6 in + 6 out = 12 blocs).  
Donc les CPU pourraient être chaînés comme à l'époque des Opteron.
http://img4.hostingpics.net/pics/837760ryzendie2.jpg

Les autres gros blocs autour, je les suspecte d'être les PCIe, mais leur nombre de colle pas.

Cette zone c'est pas plutôt la RAM?

Sinon, on voit 2 blocs de 6+6+2+2 et un bloc de 2 qui pourraient bien être les liens PCIe aux coins et au milieu en bas...

il doit etre mal xD

Ah oui bien vu pour la RAM. La structure ne ressemble pas du tout à ce qu'on voit sur les autres die. Mais ces 9 (5 + 4) blocs peuvent bien appartenir au bus 72bit (9*8bit) de la DDR.
Et pour le PCIe, je compte 2x16 bloc. D'où probablement les 32 liens PCIe en tout.
Mais comme tu dis il y a un bloc x2 isolé au milieu . Backup?
Les liens HT c'est peut-être les 3 blocs SERDES dont j'avais parlé il y a quelques pages.

Manque les 4 USB, les 2 SATA, l'audio et autres bus lents, et peut-être le LAN pour la version serveur (dont j'imagine bien être les 4 blocs en bas à droite. Trop gros pour de l'USB).

edit:
Ou sinon ce bloc x2 isolé est destiné à une lisaison avec un PHY LAN externe, le contrôleur lui-même étant le bloc juste à sa gauche, juste au-dessus de l'HT#1. Les 4 blocs identiques à droite étant l'USB. Bon là on spécule beaucoup

AMD a bien indiqué 2 To par socket lors de la conf, sans dire si c'était un max

Ok merci pour la confirmation.
Donc on est entre un Xeon E5 et E7 pour le moment avec peut-être une surprise pour plus tard...
Je trouve quand même dommage que les versions 4S et 8S ne soient pas annoncées mais cela fera peut-être partie d'une prochaine news

Tu es sûr que cette image n'est pas retravaillée derrière par AMD?
Je ne dis pas que c'est le cas ici mais sur de précédents projets sur lesquels j'ai travaillé c'est ce qui était fait pour masquer les fonctions et les points importants...

4000 contacts c'est juste monstrueux. J'ai pas le souvenir d'avoir vu autant.

 
Je ne suis pas spécialiste du monde du serveur mais les 4S/8S correspondent vraiment à beaucoup de besoin ? La mode ce ne sont pas plutôt les cluster & co ?

4000 pins, la cm va te couter tes 2 bras et meme tes 2 reins  

 
Très probablement... je ne connais pas bien non plus, je me base uniquement sur mon expérience en dev HW où les PC de chaque ingénieurs ne sont que des portables et les calculs sont envoyés vers des fermes qui sont placées dans des environnements assez peu extensibles d’où la nécessité d'une certaine densité.
Mais ce qui était vrai hier n'est peut-être plus d’actualité pour demain et que ce besoin va disparaitre...

Oui sûrement. Mais si changement il doit y avoir, ca doit sûrement être du côté des cores eux-même. Le reste étant de la tuyauterie.  
Non?

IBM of course

 
Oui et non... surtout ne pas sous-estimer le travail que représente cette "tuyauterie"

Disons que les échanges clusters passent par des interfaces réseaux et que l'impact est notable.

Historiquement, DEC (Digital) faisait passer le trafic cluster entre ses serveurs par des liaisons propriétaires (inter-connexions de fond de panier) à l'époque où le réseau marchait en 10baseT.

Aujourd'hui, les aspects clusters sont efficaces avec des VM "bloquées" sur le même host afin de bénéficier des bandes passantes de la RAM pour les échanges réseau entre les VM. Tout l'intérêt d'avoir un maximum de thread est de pouvoir héberger un maximum de VM sur le même host sans passer par la carte réseau physique (qui devient un goulot d'étranglement).

Du coup, des Naples sur 8 sockets : 512 cores, 1024 threads et plein de RAM à gogo (16 To ?) = Un host de virtualisation de compèt'

Mais AMD lui même dit que Infinity Fabric utilise 64 lignes PCIe Gen3, d'ou tu sort ce lien x6 ?

Ils ont dit clairement que c'était du PCIe cet Infinity Fabric  
Parce que sur les graphiques d'AMD je vois seulement que si l'Infinity Fabric est utilisé, seuls 64 lignes PCIe sont exploitables. Nuance
Donc soit, c'est juste une question de pin, il n'y en a pas assez pour tout.
Soit les PHY sont partagés, mais le protocole différent.

Le nombre 6 je le sors du graphique plus haut où on voit 6 lignes qui relient 2 CPU.
Alors ça ne veut peut-être rien dire certes, mais en tout cas pour le PCIe ils ont pris soin de bien dessiner 64 respectivement 128 lignes sur le graphique.

edit:
Sur wikipedia, Infinity Fabric = Hypertransport et il me semble avoir lu je ne sais-où que Infinity Fabric = PHY PCIe v4

Tu en as loupé un 4e en haut à gauche

Infinity Fabric, c'est un joli nom qui ne veut rien dire
 
Le rapport avec l'HyperTransport (qui avait une implémentation physique) est lointain et ne tient guère qu'à la similitude du protocole.
 
Dans le cas de Naples, il semblerait effectivement que ça se fasse entre les sockets par le biais de la moitié des liens PCIe (avec ou sans le protocole qui va normalement avec pour encapsuler le dérivé d'HyperTransport), qui pourraient ou non voir leur fréquence augmentée vu l'utilisation particulière.

c'est quoi ce machin ?  

Ben si ca utilise des SERDES deja les points communs avec l'HT s'amenuisent. Ca utilise les SERDES des PCIe qui gerent le PCIe Gen3, du coup ca serait logique que ca soit des taux de transferts proches du Gen3, mais apres c'est vrai qu'on peut imaginer que la couche physique gerent les taux de transferts Gen4 mais que le controlleur PCIe ne soit pas validé en Gen4 (bon deja les specs officielles du Gen4 ne sont pas sorties si je ne m'abuse).

Bon d'une c'est pas un lien x6 mais x64, c'est ecrit, de deux tu m'expliqueras comment tu fais pour avoir 180GB/s sur 6 lignes. Ca fait du 30GB/s par ligne soit 240Gb/s par ligne Actuellement je bosse moi-meme sur une interface qui tourne a 25Gb/s par ligne (ou GTransfers/s comme on dit dans le jargon) et on est proche du max de ce qui se fait pour des composants "traditionnels". Pour rappel le PCIe Gen3 c'est 8Gb/s par ligne, et le Gen4 c'est 16Gb/s, Le max actuellement etant autour de 30Gb/s par ligne, en attendant le PAM4 (56Gb/s).

vu le nom de l'image je dirais un z990  

http://www.tech-news.com/publib/pl2084.html
Le principe chez IBM est d'avoir des CPUs plus ou moins spécialisés. Tous les CPUs annoncés ne sont pas forcément génériques. Souvent ils sont spécialisés pour l'approche batch propre à z/OS.
 
Mais bon, quand on voit les tarifs (ticket d'entrée à 1 million de $)

J'ai pensé 6 liens HT, or ce dernier peut utiliser de 2 à 16 lignes par lien.

  Je pense que c'est le prix de la mainframe, pas du composant qui n'est probablement pas achetable separemment. Perso je bosse sur des FPGAs, actuellement sur le Virtex Ultrascale 440, cense etre l'actuel detenteur du plus grand nombre de transistors selon Wikipedia, etant donne que le Stratix 10 n'est pas dispo https://en.wikipedia.org/wiki/Transistor_count#FPGA Niveau prix il se defend pas mal non plus http://www.digikey.com/products/en [...] ageSize=25 mais bon c'est "seulement" $30000-$50000   et "seulement" 2892 pins.

Tiens d'ailleurs je me suis renseigne vite fait, le z990 dont tu parles semblent dater de 2004, et j'ai trouve un pdf d'IBM en parlant:

C'etait un LGA5184   avec un total de 3,2 milliards de transistors En comparaison en 2004 le plus gros Itanium 2 (9MB de cache) faisait 0,6 milliards de transistors et le plus gros GPU 0,2 milliards

Donc bon ok les 4000 pins du Naples c'est moins que cet extraterrestre, mais ca reste quand meme un monstre.

Le big data n'aime pas trop les clusters ex les serveurs SAP Hana : http://global.sap.com/community/eb [...] ances.html
Tu as une base de données in memory qui prend plusieurs tera, si tu veux pouvoir écrire dedans il vaut mieux ne pas faire de deadlock sur une machine réseau...
 
Sur ce genre de serveur je pense que la débauche de processeurs n'est que là pour pouvoir adresser toute la RAM nécessaire.
 
SAP c'est pas un petit marché du tout c'est probablement près de 100% du CAC40 qui est sous SAP. (bon bcp de clients n'ont pas encore sauté le pas vers HANA et sont encore sous Oracle ou SQLServer, mais ça va venir)