Avec la Resistive RAM (RRAM ou ReRAM) et la Phase-change RAM (PRAM), la Spin-transfer torque magnetic RAM (STT-RAM ou STT-MRAM) est l'une des mémoires ...
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On annonce une révolution depuis longtemps, mais c'est long...

Ces "nouvelles" mémoires non volatiles (MRAM, FRAM, PRAM,...), elles existent, elles sont utilisées depuis pas mal de temps sur des projets concrets.
Sauf qu'actuellement elles ne peuvent être utilisées de manière économiquement viable qu'en faible capacité (quelques centaines Kbits, voire quelques Mbits) sur les PCB de circuit électronique.

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Pour la RAM tout court, mon avis perso c'est... pas dans les 10 ans c'est sûr. Pour plusieurs raisons.
1. On se dirige vers la HMC and co. Certes cette techno n'est probablement pas dépendante du type cellule mémoire utilisé, mais le fait est qu'aucun acteur dans le domaine n'a parlé de mémoire non-volatile pour la HMC. Donc ce n'est pas pour demain. Passons d'abord à la HMC tel qu'on la connait, tout court.
 
2. Tous les fabricants cherchent le saint graal et dépensent pas mal d'argent. Même s'ils trouvent là solution technique miracle, pour qu'elle s'impose il faut impérativement que la techno soit accessible à tous les acteurs dans le domaine de la RAM. Intel ne veut plus d'une situation où il serait pieds et poings liés à un unique acteur (genre Rambus ). Est-ce que les fabricants sont près à ouvrir leur techno ou de la proposer sous licence à tarif attractif? On peut se le demander.
 
Le changement de type de RAM a toujours été très laborieux dans le monde PC.
 
C'est qu'un avis perso.
 
Pour la SRAM, c'est un peu différent. Mais sûrement qu'Intel bosse dessus.

Il semblerait que ça soit plutôt 1MB, d'après l'illustration... 16 blocs de 64KB dans une surface de 0.82mm².
 
1Mb aurait été décevant, 1Mo c'est déjà nettement moins ridicule et ça pourra effectivement faire office de L2/L3 (compter 16Mo pour le L3 mainstream en 2016-2017, ça fait encore un peu léger du coup).

J'ai plus confiance dans le texte de Toshiba et le nom de la session de l'ISSCC qui est

De toute façon on aura jamais besoin de plus de 640Ko de RAM !

Les quantités ça me fait penser aux micro-ordinateurs de poche et organiseurs des années 80/90. (jusqu'aux Psion qui étaient en quelque sorte des PDA à claviers)
 
Le genre de machine au format "calculette" en largeur avec un CPU 8bit, LCD de une à quatre lignes voire huit, langage BASIC en général, éditeur de texte/répertoire/agenda etc., modem accoustique intégré sur certains.
Et surtout, une autonomie gigantesque sur piles non rechargeables, façon Game Boy.
 
Le problème de ces vieilles machines c'est que la mémoire non volatile se limite à de la SRAM alimentée par batterie. Donc quand les piles sont vides, on pert tout, et c'est conçu comme ça : il faut sauver ses données par port série, sur magnétophone, voire sur papier.
Il existait même des cartes mémoire en SRAM + batterie (non rechargeable), par exemple pour l'Atari Portfolio qui sert à hacker le distributeur dans Terminator 2.
 
Bref il y aurait moyen de refaire un mini-ordi à la con. Clavier complet, LCD monochrome non éclairé, consommation très faible et ne serait-ce que 128ko à 1Mo de STT-MRAM
Pas de wifi en revanche (trop consommateur) voire pas d'USB. du série, un protocole radio genre Zigbee, du "lifi".
 
Dans un autre genre j'ai deux vieilles cartes SIM qui traînent, une 128Ko et une 256Ko, je ne sais exactement combien on peut stocker de données dessus mais ça serait pas mal de s'en servir comme stockage de masse

Mémoire résistive et à changement de phase c'est pas la même chose ?
 
edit d'autoréponse : ah ben non, par contre carton rouge au type qui a décidé d'appeler ca Resistive RAM.

Le sushi, c'est que 1Mbit c'est juste médiocre... mais les 3.3ns (soit 300MHz) peuvent aussi confirmer l'absence de viabilité.
 
Sortir de quoi concurrencer la SRAM des années 90 en 2015, sérieusement?

C'est un prototype ... Et pour les 3,3ns ... tu crois que c'est quoi les temps d'accès des SRAM des CPU ? C'est pas 1 cycle la latence d'une SRAM... sur Haswell c'est 4 cycles mini pour le L1 et 11 pour le L2 ...

C'est pas noté latence mais temps d'accès, de là à lire temps de cycle, y'a vraiment pas grand chose.
 
C'est d'autant plus plausible quand on voit la mention des 22ns de temps d'activation, comparé... au temps nécessaire pour accéder à une donnée en cache, quand c'est quasiment le chiffre qu'on obtient pour la RAM centrale d'un PC actuel (<40ns).

Pour je ne sais plus quel processeur récent, le temps d'accès ou disons la latence pour accéder à la RAM est de 400 cycles environ. Une éternité, bref il est loin le temps où il y avait des cartes d'extension RAM sur bus ISA.

~110 cycles sur les 3770/4770, ce qui fait effectivement moins de 40ns.
 
Je sais, ça m'a choqué aussi vu que j'avais encore en mémoire une latence de ~75ns comme étant excellente.

 
Carrément pas, la latence et le temps d'accès c'est la même chose sauf qu'il y'en a un exprimé en cycle et l'autre exprimé en ns ... pas la peine de déformer la réalité

Mais pourquoi préciser les 22/30ns pour le temps d'accès à la donnée en cache, dans ce cas?

C'est le "time for power restoration after shutoff" donc pas systématique.

Etant donné qu'on parle de mémoire statique "normally off", c'est systématique, correspondant au temps de réactivation de la ligne précise où se trouve la donnée, de validation des lignes d'adresse et de lecture à proprement parler.

Toute l'annonce ressemble furieusement à un exercice de langue de bois pour présenter une "avancée" sans grand intérêt, à moins de viser l'ultra-basse consommation comme les smartwatches, mais bien plus light que les actuelles.

Le normally off c'est pour les cellules mémoire à proprement parler dans le sens ou c'est du non-volatile donc tu n'as pas a refresh activement les données... le délai est lié à l'arrêt de l'alimentation pour les circuits de contrôle afin de réduire encore la conso du cache lorsque non accédé mais c'est pas pour autant qu'ils sont coupés systématiquement après chaque accès... menfin

Bah, en fait...
 

C'est donc bien le temps d'accès à proprement parler qui est de 22ns, le power-off n'est pas inclus.
 
Les chiffres donnés relativisent fortement l'enthousiasme affiché, donc.
 
- capacité très faible du bloc (128ko)
- temps de cycle élevé (3.3ns)
- temps d'accès élevé (22ns, à arrondir à 7 cycles)
 
Reste donc uniquement la consommation, mais tout ça ne correspond à aucun matériel informatique actuellement, ce qui me fait dire que ça pourrait éventuellement avoir une place uniquement dans des weareable devices revus en profondeur (et n'exploitant ni BT, ni WiFi, ni DRAM tellement gourmands que ça ne collerait pas, la MRAM serait au final juste bonne à remplacer la DRAM dans des circuits informatiques ultra-légers potentiellement alimentés par des MEMS...)

Tu le fait exprès en fait ? 22ns c'est la latence pour sortir de l'état de veille le plus profond après power gating complet, c'est pas le temps d'accès, encore une fois tu ne rentre pas systématiquement dans cet état encore heureux !
 
Allez je te laisse t'amuser avec deux schémas dont un en japonais, j'arrête de poster t'as l'air persuadé à défaut d'être persuasif
 

 

Le 2e est incompréhensible en l'état mais le premier montre quelque chose de très logique :
 
- tout actif (même la SRAM n'en est plus là, tu peux regarder les publications d'Intel et AMD qui parlent de near threshold voltage)
- 1 bloc actif
- logique de contrôle active
- tout désactivé
 
En me relisant, il parait évident que c'est ce que montre le 2e d'ailleurs...
 
Maintenant, étant donné qu'on parle de mémoire non-volatile, il faut bien considérer qu'on accède "normalement" à une ligne initialement non-alimentée, que ça fonctionne exactement comme ça pour la SRAM ou non n'est pas la question. Par contre, là où la comparaison avec la SRAM intervient, c'est dans les 30ns annoncés, qui ne sont clairement plus d'actualité puisqu'on en approche avec la DRAM derrière 3 niveaux de SRAM. Pourquoi comparer leur MRAM à une SRAM qui n'est plus d'actualité, même sur des appareils supposés être légers?
 
Il n'y a à l'heure actuelle aucun marché pour ce qu'ils annoncent, donc même si dans l'absolu leur recherche est intéressante, ça en restera là tant que personne ne se bougera pour en créer un.

C'est un proto pour démontrer la techno, 1 Mbit c'est une valeur typique dans ce type de démo (c'est assez grand pour démontrer la faisabilité pour des applications à large échelle et éviter que les overhead liés aux circuits de lecture/écriture ne dominent toutes les valeurs).

Avec le prefectch qui tourne à fond, des requêtes envoyées simultanément à plusieurs niveaux de mémoire... Niveau consommation c'est pas le même scénario du tout.

Systématique? Selon toi, il n'arrive jamais d'accéder en série à des adresses proches les unes des autres ? Parce que j'avais en tête que c'était le cas le plus fréquent, ce qui nous amène bel et à un temps d'accès typique de l'ordre de 3.3ns.

A comparer avec ~5ns pour de l'eDram et ~1.5ns pour de la SRAM low power/haute densité (pas la peine de sortir les 0.5ns d'une cache de niveau 1, on parle clairement ici d'application pour du Last Level Cache soit de la L3 si pas de la L4).

Y a pas de marché pour une mémoire non-volatile qui est 6x plus dense que de la SRAM tout en consommant 5x moins?

Sachant que tous les accès se font à des adresses précises et pas forcément contigües dans un cache segmenté, on peut dire que c'est systématique oui, en tout cas en ce qui concerne le temps d'accès principal qui incluera l'activation du segment concerné. A comparer aux timings RAM qui sont clairement différenciés selon si on accède ou non au même segment, à plusieurs niveaux en prime.