Reprise du message précédent :

Héhéhé..marketing quand tu nous tiens..  
 
Je peux vouloir jouer à des jeux récents optimiser au mieux pour tourner correctement sur une babasse antique  

1/ y'a des mecanisme pour contrer la consommation (optimiser l'architecture (genre faire l'inese du nv 30 ) tout en abaissant la finesse de gravure et en utilisant des machins comme le low k ou le soi )
2/ pour les contraintes en fonctionnement, heu me semble qu'avec le silicium on a une marge jusqu'à 35Ghz

 
 
Je pense que j'avancerais plus vite en programmant qu'en construisant avec des portes logiques comme j'ai commencé.
 
 
 
 

 
 
C'est pas dur dans un cpu si tu veux lui faire faire plus de fréquence tu fais moins d'instructions par cycle en limitant ca par un fonctionnement axé pipeline
Quand tu veux faire un cpu qui traite beaucoup d'instructions par cycle tu lui fait faire plus de parallèlisme => superscalaire = plus de moteurs
 
Les Alphas sont des RISC qui torchaient allègrement les pentiums à fréquence égale et avec des fréquence 2-3 fois plus élevée (normal c'est des risc )  
Mais la consommation je crois que les derniers vers 600MHz tournaient à 70W ^^ faudrais que je resortes mon pdf

Ça ne peut donc pas aller bien loin...Il fera combien d'instructions ce proc si on le fait aller à 15 GHZ et qu'il doit en faire de moins en moins pour grimper dans les tours?  

 
  qu'est-ce qui ne peux pas aller bien loin ?

ben de toute façon, le design de circuit sur FPGA ou sur ASIC n'est pas fort différent: tu code tout ton circuit en un language HDL (Hardware Description Lanquage), genre VHDL ou Verilog.  
Ensuite, pour un FPGA, tu prends le soft du vendeur de ton FPGA qui permet de transformer ce design VHDL en un fichier à envoyer sur le FPGA.
Pour un ASIC, il faut trouver un fabricant, et tu choisis les blocs de base (porte logique) pour faire ton circuit, puis tu génère le layout à partir de ton VHDL, en utilisant ces blocs de base.
 
Evidement, il y a la phase d'optimisation, qui doit être faite aussi bien sur FPGA que pour un ASIC. Elle peut-être (sans doute ?) plus difficile à faire pour un ASIC. Enfin, j'en sais rien, j'ai jamais fait d'ASIC...
 
Il n'y a que les fabricants de circuits à haute performance (Intel, AMD, IBM...) qui peuvent se permettre de faire des ASIC hyper-optimisés, en utilisant des implémentations très spécifique (différente du CMOS parfois) pour certain blocs de base. (pour les cellules SRAM, les registres, ...)
 
En gros, si tu veux faire un processeur, fait le en VHDL, ce sera toujours utiliseable par la suite...
D'ailleurs, faire un petit µProcesseur simple (genre avec deux registres, qlq opérations de base: add/sub/load/store), c'est pas tellement difficile.
 

Les derniers sont plutôt autour des 1250MHz
 
Au niveau des perfs/MHz, c'est clair que c'est autre chose que des x86,
un Alpha à 1250MHz est au niveau d'un AXP 2200Mhz :
http://www.aceshardware.com/SPECmi [...] =0&o=0&o=1
 
Mais bon, c'est toujours difficile de comparer des CPU ayant des ISA différentes. Les perfs en FPU des x86 est quand même fortement diminuées à cause de l'architecture foireuse de la FPU x87 (registre en pile, etc)

faut pas oublier non plus qu'il y a la diminution des technologie de gravure. Un P4, même avec ses 30 étages de pipeline, ne pourrait jamais atteindre 3Ghz en 0.18µm  

deltaden => j'ai pas encore fait d'études sur l'électronique ni rien !
Je suis toujours à dessiner mes portes logiques au crayon gris ^^
D'ailleur je suis qu'à l'ALU, j'arrive pas a savoir si on pipeline à l'intérieur de l'alu (genre une partie additionne les nièmes bits de deux nombres pendant que la précédente additionne les nièmes moins un)

ok, ok, pas de problème!
 
Pour un additionneur, faire un pipeline bit par bit, ça doit pas être hyper courant. Sauf dans des applications hyper spécifiques, qui doivent aller à très grande vitesse.  
Les additionneurs des ALU des K8 par exemple ne sont pas pipelinés du tout, ils font des additions/soustractions 64bits en un seul cycle.
Les P4, par contre, ont des additionneurs 16bits.
 
Si tu veux faire un CPU entier, il faut commencer par définir une vue d'ensemble, voir quel genre d'opérations simples sont faisables et séparer en différents éléments (typiquement: une ALU, des registres, une partie contrôle, une RAM/ROM). Puis voir comment réaliser ces éléments au niveau logique, un à un.
 
Enfin, c'est déjà pas mal d'arriver à faire une ALU !
Tu comptes faire des études dans l'électronique ? C'est un chouette domaine tu sais !
 
Penses aussi à grouper tes portes en éléments, genre si tu as un additionneur, fait un additionneur sur deux bits, avec report d'entrée et de sortie (ce qu'on appelle un "Full Adder" ), et tu en mets plusieurs en parallèle. Si tu dessines tout en détail en porte logique, t'auras vite un truc illisible.
 
Si tu veux tester, il existe des logiciels de simulation de circuits logiques, avec une interface de type "dessin". Je vais essayer de retrouver un lien.

Bah pour l'instant c'est pas compiqué, je me suis dis qu'est-ce qui doit etre le plus simple comme instruction :
 
add a,b
 
donc c'est partit pour l'additionneur
 
Vu que je fais tout moi même des fois je retrouve des trucs, style les half et full adders et l'organisation classique d'un additionneur.
 
Mais en cherchant à decomposer l'addition en éléments simples (c'est dur de trouver plus simple que l'addition de deux nombres n'empeche !) J'ai trouvé une autre méthode qui vu sa gueule semblait parfaite pour le pipelinage.  
J'ai pas trouvé de trucs ressemblant sur internet, et après j'ai voulu passer à la soustraction. Normalement c'est archi simple une fois qu'on sais additionner... sauf avec ma méthode Donc je pense que je vais garder l'addition classique où il faut attendre le calcul de la retenue pour passer au poid suivant.
 
C'est effectivement ce que j'aimerais faire plus tard mais je suis en 1ère année d'école d'ingénieur en 5ans et :
- les maths ca me passionne pas autant
- on me prend pour un fou (les addditionneur scotchés au mur en guise de déco c'est mal ^^)
- on fait pas de ca du tout en cours (enfin si on a eu 1h15 sur l'architecture les ordinateurs (:o) où le prof à passé un transparent style ce qu'on vois à chaque nouveau chipset qui sort : bon ca c'est l'architecture type pentium 2, et après une photo du die d'un willamette "bon ca c'est un pentium 4" )
 
Lol pour une fois que je comprenais un cours ^^
vivement les autres années

 
 
J'ai DSCH qui est fait par mon école  
http://intrage.insa-tlse.fr/~etienne/Microwind/
Il a l'avantage d'être très simple... mais buggue des fois ^^
 
J'ai aussi Orcad 10 mais bon j'arrive pu à m'en servir (au lycée on devait avoir la version 5)
Lui par contre dans le genre usine à gaz  

Tu pourrais pas montre un schéma stp ?  
Normalement, il n'y a quasi aucune différence entre addition et soustraction, ce serait bizarre que ce ne soit vraiment pas faisable  
 

clairement !  
Ce n'est qu'en 4e (cette année) que j'ai vraiment eu des cours d'electronique digitale, et qu'on a commencé à faire des trucs dans ce style...  

cool, un soft de simu de microfabrication !    
 

héhé, dans les softs de design/simu de circuits, il y en a beaucoup dans ce style... Et des trucs qui prennent des heures pour simuler 0.020 secondes de fonctionnement réel...  

Alors le classique  
 

 
Pour la soustraction suffit de prendre le complement du nombre qu'on soustrait et de faire entrer une retenue en haut
 
 
 
Version usine à gaz bap2703
 

 
En gros :
colonne 1, j'additionne les bits de poids égaux des deux nombres
colonne 2, j'additionne la retenue (qui sors avant le résultat) de l'addition des deux bits au résultat de l'addition des deux bits de poid un cran plus élevé.
 
note : les additions avec 0 (masse) ne servent bien sûr à rien mais je les ai laissés pour les tests pour que les resultats pour chaque bits apparaissent en même temps

ok, pas mal comme implémentation  
Il suffit de mettre un registre entre chaque colonne, et t'as une implémentation pipeline, avec seulement trois portes logiques à traverser à chaque cycle.
Je suis pas certain que ce soit vraiment nécessaire pour un adder 4 bits, car dans la version normale il ne faut jamais traverser que 12 portes. Mais bon, pour un gros adder, ça pourrait jouer.
 
Par contre, ça demande beaucoup plus de composants, même en comptant les 6 additionneurs en haut à droite qui ne servent à rien.
Edit: Mais si on fait un pipeline, on y gagne, car on fait plusieurs addition en série. Donc le nombre de composants/addition est meilleur que la méthode classique
 
Pour faire un soustracteur, il faut utiliser la même méthode que pour l'autre. Au lieu de rajouter un '0' dans l'additionneur de la 1ère ligne, 2eme colonne, tu rajoutes un '1', et tu reconnecte les éléments à la suite pour pouvoir tenir compte du report. Le problème, c'est qu'il faut une 5ème colonne...

Oui j'avais vu que ca bouffait pas mal en composants
 
Et comme je pensais faire un truc en 4 bits pour l'instant c'est pour ca que finalement je pensais revenir à la 1ere solution.
 
Ceci dis c'est vrai que j'avais pas pensé à faire venir le 1 là ou tu l'as dis
J'avais fait ca avec un deuxieme additionneur qui faisait juste une addition avec 1 lol

ouais, mais au niveau des composants, je sais pas si t'as vu mon edit, mais on y gagne en composants/addition:
 
Pour le premier, on fait 1 addition à la fois avec 36 portes.
Pour le deuxième, en comptant la 5e colonne pour la soustraction, et en éliminant les mini-adder inutiles, on a besoin de 56 portes, et on a 5 additions dans le pipeline => 11,2 portes/addition.
 
On sort 1 addition par cycle comme la 1e solution, mais il faut 5 cycles pour faire le calcul...
Vu qu'on traverse 3 portes au lieu de 12, on peut approximer que les cycles sont 4 fois plus courts (si il n'y a rien d'autre que cet adder sur l'IC).  
 
En gros, cette méthode est 20% plus lente que la première, et prend plus de composants...
A partir d'un adder 6 bits, ça devient meilleur comme solution.
Par contre, si on veut un adder sans soustracteur, les deux méthodes sont aussi rapide pour des additions sur 4bits.
 
 
PS: bon, je sais, ces calculs sont forts approximatifs/utopiques/pasréalistes, mais c'est pas grave...

Si, il me semble que c'est ce que j'avais trouvé aussi ou un truc du genre
 
j'avais pris les temps par defaut de DSCH (parce qu'a part en logique j'y connais rien)
 
0.73 + 0.39n nanosecondes pour faire une addition avec le 1er modèle
0.56n nanosecondes pour le deuxieme sans qu'il soit pipeliné
 
ou n est le nombre de bits des nombres
 
Je peux pas faire le calcul avec un pipeline vu que je sais pas exactement comment marche un registre, combien de temps ca prend à lire, etc...
 
Mais sinon c'est pas possible de se passer de registre en utilisant le temps de propagation dans les portes    

Pour revenir au sujet, de toutes façons on arrive tout pret de l'ARQS (Approximation des Regimes Quasi Stationnaire), qui doit se trouver aux alentours de 4 Ghz... donc on n'ira pas plus haut en fréquence, c'est comme ça... enfin c'est mon avis je ne vois pas trop comment on pourra abbatre une limite physique
 
De plus arrivé à cette fréquence il y a génération d'un bruit très important (pas audible hein, un bruit dans le sens un signal bruité) qui finit pas contrer la vitesse en générant énormément d'erreur (et ouais la théorie de l'information, Shannon mon amour...)
 
Donc après pour l'augmentation de la puissance faudra se tourner vers le parallélisme, le multiprocesseur... etc...

ouaip, pour aller plus vite, faudrait : diminuer la finesse de gravure (ca va devenir de + en + dur) et diminuer le voltage (car ca degage grave en watts les procos actuels). Le pb, comme le dit gobby, c'est que plus on rapproche les lignes (finesse de gravure), plus on a le risque d'avoir des electrons qui sautent d'une ligne a l'autre. L'avenir est dans le multi proc... mais faut revoir toute l architecture de nos machines, et surtout changer notre maniere de coder...
La revolution quoi !

si, mais alors t'as une machine asynchrone, dont les éléments ne sont pas synchronisés sur une horloge commune.
 
Faire tout un CPU asynchrone, ben ça doit être assez chaud  

Ca.
Viendra un moment où la perte d'efficacité due au plus petit nombre d'instructions par cycle fera que le jeu n'en vaudra pas la chandelle..le rendement sera encore moins bon et ça ira de pair avec une consommation et une température accrues..Donc faudra bien qu'ils trouvent autre chose que la montée en fréquence.

C'est vrai que je me suis mal exprimé.
Je voulais dire que tu fais moins d'instructions entières par cycle.
A chaque cycle tu effectues juste un tout ptit morceau de l'instruction. Le traitement d'une instruction est séparé en plusieurs morceaux simples qui ne prennent pas beaucoup de temps.
Donc tu peux monter la fréquence vu que ces ptits morceaux sont rapides à faire.
 
A ce niveau là tout seul ca apporte rien en perfs, mais ca permet de monter la fréquence.
 
A partir de là t'as deux philosophies : soir tu enchaines les petites actions dans un pipeline matériel qui pourra traiter les grosses instructions, soit tu remplaces ton jeu d'instruction par ces petites instructions simples.
 
Pour la premiere philosophie je crois avoir lu que c'est comme ca à partir du 386 où le traitement est divisé en 2 mais les 2 parties ne sont pas utilisées simultanément => ca sert juste a augmenter la fréquence.
 
Mais tant qu'a faire autant faire travailler tout les ptits morceaux simultanéments sur des instructions différentes et hop on retend vers une instruction par cycle.
 
 
Pour l'autre méthode vu qu'on a plus d'instructions complexes à traiter pas la peine de faire une grosse machinerie, tu gardes tes petites unités de traitement... mais t'en mets plusieurs les unes à coté des autres.
 
Problème de cette méthode : vu que les instructions vont très vite à traiter (et qu'en plus on peu facilement en faire plusieurs à la fois), tout ce qui à rapport avec la mémorisation demande beaucoup plus de débit.
Par contre il y a besoin de moins de transistors

Ouais..Donc pour garder l'analogie avec un moteur, ce n'est pas rajouter un autre moteur mais faire un moteur avec plus de cylindres.  
A cylindrée égale un 6 cylindres aura des pièces plus petites et surtout plus légères d'où capacité à atteindre un plus haut régime...Mais là aussi on atteint des limites: on peut pas aligner des cylindres trop petits sinon la combustion sera moins bonne et on peut pas en aligner un nombre trop important siinon le vilebrequin tiendra pas même si on utilise des artifices pour en réduire la longueur (moteur en V)...Plus de cylindre signifie aussi moteur plus de pièces à fabriquer...
 
Cette comparaison sans doute aussi ses limites  

  Tu pourrais dévellopper, stp ? Que veux tu dire par ARQS ?
 
Car il y a déjà des circuits qui marchent à plus de 4Ghz...
Pas de gros CPU évidement, mais des petits circuits plus simples.

moi je ronge mon frein avec mon dudu 900 256mo sdram 133 4200 64 mo et dd 30giga j aimerais bien changer tout ca mais
j attends  l A64 939 avant qu il soit dispo en quantite va faloir que j attends six mois minimun encore
 
si ca continue je vais craquer pour a64 754 donc si AMD pouvait redonner un petit coup d accelerateur en ce moment ca m arrangerait bien

 
P4 o/c a plus de 5Ghz ça vous dit rien ?
alors la limite a 4Ghz, comprends pas trop la    

Tiens, c'est vrai ça, il y a des P4 qui marchent très bien à 4Ghz en air-cooling, je pensais plus à ça.    
Pour le 5Ghz, ça compte pas, car il s'agit pas de fonctionnement à température ambiante, et vu que la plupart des caractéristiques des transistors sont proportionnels à la température...
 
 
gobby> Je sais pas où t'as été chercher qu'il y a une limite de propagation autour des 4Ghz, mais ce n'est pas vraiment le cas. Apparement, tu parles d'une limite au niveau des lignes d'interconnection entre transistors ? Je ne vois pas pourquoi ce serait limité à 4GHz, actuellement, on peut "sans" problème réaliser des lignes de transmission à 100 Ghz et plus...

N'y a t'il pas également certaines unités du P4 qui fonctionnent à une fréquence double  

euh, ça tombe dans ma catégorie "petit circuit plus simple" !    
 
 
 
 
bon, ok, il y a déjà de gros circuits qui tournent à plus de 4GHz, mais c'est gobby qui est venu avec son histoire de 4GHz et d'ARQS, pas moi !    
 
 
 
Enfin, d'un autre coté il a raison, on arrivera bien un jour ou l'autre à une limite physique à la fréquence. Les électrons ne peuvent pas bouger infiniment vite dans ces matériaux...
 
A ce que je sache, il semble que la limite actuellement "admise" pour les transistors soit autour de 15THz... mais ça recule toujours...

 
La loi de moore parle du nombre de transistor.. et figurer vous que le perscott.. bien il suit la loi de moore.
Maintenant je suis d'accord que sa monte plus bcp en puissance. Mais je dirait que sa va reprendre dans tres bientot (ddr2, pci-x, NV40, nouvelle plate-forme intel-amd,...)

L'ARQS c'est entre le moment ou on ferme un circuit electrique et le moment où nous pauvres étudiants de 1ere année on est pas capable de dire ce qu'il y a
 
Bon comme je me suis quand meme un peu demandé ce que c'était je pense :
- soit que c'est le temps entre le moment où on ferme le circuit et le moment où les electrons commencent à se déplacer.
- soit le moment le temps où le champ électrique est en train de s'établir dans le circuit.
 
Après est-ce que c'est la même chose je sais pas. Et vu mes perfs en électrostatique je préfère pas trop m'avancer