Reprise du message précédent :
si la cache L1 joue puisque comme il a une petite cache il doit faire beaucoup plus d'acces en ram...

Parce que l'architecture du XP est plus ancienne que celle du P4 et un bus QDR serait pas exploité par le proc, contrairement au P4 qui, lui, en a besoin....
 
J'ai bon?  
 
Oups un poil grillé    

Le cache L1 tape pas dans la RAM mais dans le cache L2 qui lui tape ensuite dans la RAM.
 
Donc ca serait plutot au niveau du cache L2 qu'il faudrait raisoner

En effet  
Précisons également, que le L1 du P4 ne contient que des données, contrairement à celui du XP qui est séparé en données et instructions.

oui, mais le P4 a une "trace-cache" qui joue le rôle de cache L1 pour les instructions !
 
 
PS: si on veut être pointilleux, l'EV6 n'est pas un bus, mais une connection point-à-point, contrairement au bus des P4, qui est bien un bus.

derniere question: et l'athlon 64,profiterait-il du QDR (je sais que l'athlon 64 est a 95% basé sur un athlon...)
 
aussi,dans le futur,si amd changerait leur "athlon" pour un "nouveau" athlon supportant le QDR...es ce que les athlon serait plus performant?

l'Athlon 64 a plus vraiment de "bus" enfin si mais pas comme les CPU actuelle ou tout passe par 1 bus, puisque dans l'A64 le controleur RAM est integrée au cpu donc il accede directement a la ram... en 64bits DDR 266/333/400MHz (et en Bicanaux sur les Athlon FX/Opteron) et il utilise un lien Hypertransport pour discutter avec le chipset (Lien 1600MHz 16bits => 3200Mo/s)

L'A64 (et l'Opteron) ont une architecture système somplètement différente de l'Athlon ou du P4: le northbridge est intégré dans le CPU.  
Au niveau schématique, on a donc:

On peut comparer le FSB de l'AXP et du P4 car ils ont le même rôle. Mais on ne peut plus faire de comparaison avec l'A64, car celui-ci n'a plus de FSB qui passe sur la carte-mère.
 
Su le P4, le FSB joue sur les perfs, car il détermine l'accès vers le northbridge et donc la mémoire.
Sur l'A64, le CPU parle directement à la mémoire, et le lien vers l'AGP et le southbridge n'est pas déteminant pour les perfs.
 
Donc se demander si l'A64 va passer au QDR, ça n'a aucun sens, car que veux-tu passer en QDR ?  
- Le bus vers la RAM ? Tu ne peux pas, car le type de ce bus est déterminé par la RAM utilisée (SDRAM, DDR, Rambus...)
- Le lien vers l'AGP ? Ca n'a aucun sens, il s'agit d'un lien Hypertransport qui est meilleur que le FSB du P4 tout en étant en DDR. (3.2GB/s dans chaque direction, ce qui équivaut aux 6.4GB/s du FSB du P4 mais avec une plus faible latence, à la différence qu'ici, ce n'est utilisé QUE pour les I/O contrairement au P4 où c'est partagé entre I/O et accès RAM)
 
Les questions à propos du FSB sont donc supprimées sur les K8, vu qu'il n'y en a plus.
 
PS: si on veut toujours considérer un FSB entre le CPU et le northbridge, il s'agit d'une connection directe on-chip qui tourne à la même vitesse que le CPU, c'est à dire 2.2GHz pour le plus rapide, alors les 4*200MHz du P4 peuvent aller se cacher
 
PPS: grilled de 20minutes...  mais j'ai un schéma

Merci deltaden je me demandais justement comment se faisait l'accès RAM/cpu sur l'a64
 
 
Sinon pour les caches L1, chez AMD c'est 64ko données et 64ko instructions codées.
Sur p4 c'est 8ko données, et 12k microopérations pour le trace cache, ainsi nommé car il stocke les instructions déjà décodées, ce qui économise du temps.
 
Signalons que le cache L1 données du p4 est plus rapide : le temps de latence mesuré avec CPU-Z est toujours de 3 cycles pour l'accès au cache L1 sur un a64 contre 2 cycles sur un p4 Northwood
 
Sur le prescott le L1 sera porté à 16ko avec une latence qui devrait être toujours aussi basse, et le trace cache doit aussi être augmenté.
 
Quand à la conso de BP, çà serait intéresant d'avoir l'avis d'un programmeur.
Je pense que pas mal de paramètres entrent en jeux : architecture et efficacité du cpu, différentiel de fréquence entre RAM et cpu, etc..

Hypertransport n'est-il pas à 800MHz (NForce3 à 600MHz) (Via 800 à 800MHz) et (Sis 755 à 800MHz et un autre à 1000MHz)?

c'est du DDR => 2*800MHz sur 16bits dans chaque direction.
 
Enfin, ça dépend de où!  
Le lien entre le tunnel AGP et le southbridge est sur 8bits pour les versions AMD, je sais pas pour les autres.
 
Pour l'HT, on peut faire des largeur de 2,4,8,16 ou 32bits dans chaque direction à des fréquences de 200,400,600 ou 800MHz.
 
L'HT2, qui est sensé sortir en 2004, devrait aller jusqu'à 2*2GHz, voir 2*2.5GHz, ce qui donne des débits de 10GB/s dans chaque direction....

Et en passant les Athlon FX et les Opteron on un lien Hyper Transport de plus que les A64 qui leur permet de communiquer avec un deuxieme CPU pour faire du BiProcesseur... et chaque processeur a acces a la ram directement
 
En gros les config BiProcesseur vont roxxér car actuellement c'est :

Y auras plus le gouler d'etranglement entre la RAM et les 2 CPU, il pouront faire des access RAM indepandament
 
(PS : Moi aussi j'ai un dessin maintenant

je suis pas tout à fait d'accord
 
Les Athlon64 ont effectivement 1 lien HT. Les Opterons (ainsi que l'Athlon FX qui est juste un Opteron rebadgé) en ont 3.
Selon le type d'Opteron (1xx, 2xx ou 8xx), 0, 1 ou 3 de ces liens HT peuvent servir à communiquer avec d'autres processeurs
 
edit : quoique, j'ai un doute sur le nombre de liens HT utilisables pour la communication entre processeurs

CloudStrife
 

3..3 liens pour communiquer avec les autre processeur... non 2 sinon y en a plus pour le southbridge...
Sinon tu doit avoir resont je me demander comme y pouvais faire du QuadriProcessering mais avec 3 lien c'est pas dure
 

 
ah... Bon alors je viens de me planter, dans ce cas y a pas besoin de 3 lien HT pour des truc superieur au Biprocesseur...

oh, tu sais, les A64 ont aussi 3 liens HT, mais il n'y en a qu'un seul qui est réellement connecté sur des pins...

mmh, il me semble que c'est bien ça:
0 liens pour les 1xx, 1 liens pour les 2xx et 3 liens pour les 8xx

Ben pour le quadro tu utilise deux liens

 
Pour l'octo euh cai compliké à dessiner

   
c'est beaucoup mieux comme cela:

Il faut trois liens HT par CPU, ce qui est disponible
Evidement, rien t'oblige à mettre des I/O à chaque CPU !
 
Comme ça, on peut monte à 8 CPU, en faisant un cube, mais à cause des I/O, on ne sait pas faire toutes les arêtes du cube, pour cela il faudrait 4 liens HT par CPU...
 
Pour ce qui est de plus de 8 CPU, il faut obligatoirement des chipsets, car en SMP, les opterons sont identifés par un ID codé sur 3 bits.

tres intéressant! merci a tous      

Avec 8 processeurs ça va faire un hypercube. Bienvenue dans la 4° dimension.  

  personnellement, sur un cube, je vois 8 sommets....
L'hypercube, ça devient nécessaire pour 16 CPUs...

Ah ouais, t'as raison, j'm'ai gourré...

pour en revenir au bus
la grosse différence entre les athlons XP et les P4 c'est que l'athlon peut envoyer 2paquets de bits (je sais plus combien) par front d'horloge (on en revient au DDR) alors que les P4 en envoye 4 eux!! (d'ou de quad pumped!!)
en gros et rapide le quad pumped c du bi-DDR!!
 
pour les athlons 64  
y a deltaden dit :

le 0 c pas bon!!
y a au moins 1 lien HT de fonctionnel dans les procs pour communiquer avec les I/O
 
sinon les bus hypertransport actuels c 600Mhz pour le Nforce 3 150 et 800Mhz pour le K8T800!
et y aussi une différence au nivo des debits montant et descendant mais j'm'en rappelle plus...

enfin g oublié les proc AMD (et en particulier le Cache L2) ne pour pas fonctionner en quad pumped fréquence trop haute par rapport a l'architecture...

Je parlais des liens HT utilisables pour se connecter à d'autres CPUs, pas des liens HT disponibles!
 
Enfin, de toute façon, depuis ce post, j'ai appris que ça ne marchait pas tout à fait comme ça. Sur les Opterons, tous les liens peuvent servir à se connecter à d'autres CPUs (même pour les 1xx et 2xx). Par contre, il y a une limite interne pour qu'on ne mette pas un 1xx dans un bi ou multi-cpu et qu'on ne mette pas un 2xx dans un multi-cpu.
 
Cette différence n'est qu'un détail, mais bon

ah ok je comprend mieux!
ok
bon on est d'accord alors!
par contre jvoit pas de quoi tu parle en terme de limite....

tiens une question me viens a l'esprit!
prkoi AMD passe au socket 939 pour activer le Dual DDR alors que pour les opterons (qui ont plusieurs lien HT actifs) il n'y a qu'une pin de différence???
les pins des autres liens HT seraient inutilisé sur les A64 en Socket 939????

Pq du QDR au lieu de DDR? Pq pas.
 
Ca permet de monter la bande passante sans trop changer les contraintes au niveau électirque (conception des cartes-mères). Par contre ça n'apporte pas autant de perfromances.
 
En effet, si on augmente la bande passante, on ne touche pas au délais liés à la transmission, une opération ne peut commencer que tous les cycles de l'horloge de base. C'est pourquoi un FSB200 sur K7 et un FSB400 sur P4 présenteront les mêmes délais (même horloge de base à 100MHz).
 
Sinon, oubliez les mythes style le P4 a besoin de bande passante et pas le K7. C'est n'importe quoi, deux processeurs offrant le même niveau de performance et ayant la même quantité de cache sur le chip généreront les mêmes accès mémoires et seront tout autant limités/boostés par la bande passante. Le K7 a été autant boosté que le P4 en passant de la SDRAM à la DDR SDRAM et le gain du dual-channel sur le P4 et le K8 sont similaires (et pas franchement extraordinaires).

oui, sans doute.
 
Je supposes qu'ils font ça pour séparer la plateforme pro (opterons, mémoire registred) et desktop (A64-A64FX, mémoire unbuffered). Ca permet de ne pas introduire de confusions.
 
Ca permet peut-être aussi de mieux redistribuer les pins qui servent à la mémoire et donc de pouvoir faire des CM 4 couches sans problème (ce qui semble + difficile sur les S940)