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Sujet : [FPGA]Pipeline VHDL
TP_78 Merci h3bus, je vais tester (x+1)² en VHDL en utilisant le pipeline.
 
Je te tiens au courant :)
Merci encore.
Bonne soirée.

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TP_78 Merci h3bus, je vais tester (x+1)² en VHDL en utilisant le pipeline.
 
Je te tiens au courant :)
Merci encore.
Bonne soirée.
h3bus Un pipeline c'est une technique pour traiter un flux de donnée à haute vitesse.
Un exemple simple si tu veux calculer (x+1)²
La séquence de calcul est la suivante
X -> Ajoute 1 -> élévation au carré -> Résultat
 
Dans une puce fonctionnant à basse fréquence, ce calcul peut être réalisé en combinatoire pur. Mais si on veut aller vite, on va rajouter des registres entre chaque étape:
X -Reg-> Ajoute 1 -Reg-> élévation au carré -Reg-> Résultat
 
L'avantage étant que la logique combinatoire entre chaque registre est bien plus réduite et donc s'exécute plus rapidement.
En plus dans le cas d'un flux de données, le pipeline une fois rempli traite une donnée par cycle d'horloge.
 
Voilà en gros... après tout n'est pas aussi simple et il y a plein de cas beauuucoup plus compliqué que ce que je viens d'exposer.
TP_78 Bonjour à tous,
 
Dans le cadre de mes études, je dois implémenter un pipeline en VHDL cependant j'ai du mal à comprendre cette notion.
Pourriez-vous me l'expliquer et me dire les avantages/désavantages de cette méthode, dans quel cas l'utiliser, dans quel cas ne pas l'utiliser, quel est le cout d'un pipeline, ..., s'il vous plaît ?  Si possible, pourriez-vous m'expliquer avec des exemples.
 
En vous remerciant par avance.
A+

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