Salut,
Synthesis report, ca va etre juste apres la synthese de ton circuit (quand ton code vhdl est traduit en netlist de portes logiques).
Je n'utilise pas Xilinx ISE mais generalement, le map report va etre le report apres la synthese en terme de delais, le place and route report va etre le report apres l'etape de place and route en terme de delais aussi (une fois que toutes les interconnections aient etes faites).
L'etape de map, ca va traduire ta netlist de portes logiques en terme de blocs logiques (Cconfigurable logic blocks et I/Os).
Le place en route, ca va faire les interconnections et placer toutes tes CLBS et I/Os.
Les delais estimes apres le map sont juste une estimation puisque les interconnections n'ont pas etees faites encore.
Au niveau des ressources utilisees, tu devrais donc trouver ca dans le synthesis report.
Pour la derniere question, je n'utilise pas l'outil ! Si t'as d'autres questions n'hesite pas.
Message édité par jackoup le 23-03-2016 à 02:46:17