Reprise du message précédent :
C'est le 3eme lien que j'ai poste.
 
 
Pour la fiabilite accrue, ca a surtout ete faite grace a une baisse de tension.
 
En dehors de ce "gain", la grosse amelioration avec cette 4eme generation est un plus grand empilement.
A voir si cela va se traduire aussi en gain pour nous, avec une baisse des prix; mais vu la tendence, j'en doute; et ca restera surtout une amelioration pour Samsung uniquement.
 
 
L'SSD d'aresias est un MLC 21nm et non un TLC.
 
Apres, ca reste de la lotterie, comme pour la gravure de GPU et CPU.
 
On ne peut pas dire que telle nand tiendra aussi longtemps parce qu'a une generation et a un modele particulier ca a creve a tel moment.
Idem pour les frequences GPU et CPU donc.

justement la valeur SMART est juste un calcul basé sur cette valeur théorique, l'indicateur de wear leveling tombe à 0 quand le wear leveling atteint cette valeur théorique. C'est d'ailleurs pour ça que le test continue bien après.

Je ne vois que ça et rien de plus:
- Samsung 3D V-NAND 3bit MLC
 

 
là encore je ne vois rien que le montre  
 
edit: ok celui d'aresias pas celui des liens, mais ça ne change rien au que le SMART sur le wear leveling n'est qu'un indicateur théorique quelque soit la techno

Pour le 1er point:
 
Ok j'ai compris ce que tu voulais dire. Son lien n'etait simplement la que pour prouver qu'il existait officiellement un rev 2 du 850 Evo.
 
Sinon, je confirme bien pour la presence du TLC 3D 21nm (3eme generation) sur l'Evo 850 V2.:
 
http://www.startlr.com/new-article [...] v-nand-in/
 
 
Pour le 2eme point:
 
C'est effectivement theorique du coup, mais comme les CPU et GPU, l'NAND est binne.
 
Donc rien ne certifie qu'au dela du Wear Leveling Theorique, ca marchera sans erreurs -ou en tout cas la periode maximale sans erreur apres le count a 0-, ni ne garantira une bonne retention des donnees dans le temps.
Cette derniere donnee etant du coup quasiment ignoree aujourd'hui, et a tort.
 
Binning: http://www.anandtech.com/show/8747 [...] o-review/4

tu remarqueras (ton message est pas claire là dessus) qu'anandtech ne fait que mesurer l'indicateur SMART (donc le wear leveling théorique)
et qu'il trouve ~2000 ce qui est totalement contradictoire avec ton affirmation que son endurance est équivalente à celle de la TLC planaire 21nm (qui est plutôt de 1000 cycles et de 3000cycles pour la MLC 21nm).
 
 
Ensuite le fait d'utiliser des machines 21nm ne veut pas dire que la taille du transistor est  de 21 nm (la techno 3D est plus complexe que ça). D'ailleurs ton document indique qu'en passant de 32 à 48 couches la dentité n'a augmenté de 40%. Donc la densité par couche n'a pas changé et a même régressé, donc les transistors ne sont pas plus petit. Tu fais à chaque fois des biais de confirmations en ignorant tout le reste.

sur la finesse de gravure, la densité, la taille des transitors etc:
http://www.eetimes.com/author.asp? [...] id=1329360
 
la VNAND 48 couches est à peine 3.4 fois plus dense que de la NAND 2D 16nm
Ce qui montre que les transitors sont bien gros. Ça donne une densité par couche plus proche d'une NAND 2D 71nm (48/(71nm/16nm)^2)=3.4
 
Confirmé par le premier commentaire de l'aticle:
 
"Thanks realjjj and AKHO for additional information. Assuming 32 layers, periphery under array, and 8F^2 unit cell footprint, F ~ 50 nm should be roughly the diameter of IM 768 Gb 3D TLC NAND. For this newest Samsung part, about ~70 nm."
 
Donc oui même si la VNAND utilise des machines pour des technos 21 nm les transistors on plutôt une taille de NAND 60 voire 70 nm
 
autre chose qui rend la comparaison complexe: la transitors 3D ne sont pas orientés dans le même sens qu'en planaire !

 
On en a deja parle, oui c'est theorique. Mais comme je l'ai dit ca reste une garantie avant que le binning et la retention de donnees sur le temps peuvent rentrer en jeu et creer des incertitudes.
 
Par contre, ne me fait pas dire ce que je n'ai pas dit.
Car je n'ai jamais affirme que ces ~2000 cycles -1987 cycles precisement, en TLC 3D 40nm (2eme generation)- est equivalente a du TLC planaire 21nm.
 
Je me recite:
 
"- Le Samsung Evo 850 v1 est grave en 40nm TLC 3D (2eme generation), teste a 1987 cycles (cf 1er lien).
 
- Ca correspond quasiment du coup au tableau de Toshiba (cf 2eme lien) si on fait le calcul pour le 4x nm TLC, soit 1875 cycles.
Ce tableau a d'ailleurs ete calcule pour de l'NAND... planaire !"
 
Donc pour resumer; la seule chose que j'ai affirmee, c'est que le 40 nm TLC 3D etait equivalent au 4x nm TLC planaire question durabilite.
Et qu'en scalant cela servait de base pour dire que le 16nm TLC 3D etait du coup equivalent au 16nm TLC planaire, toujours question durabilite.
 
Je ne vois donc pas ou j'ai parle de 21nm planaire dans cette section la, et encore moins ou j'ai dis que cette derniere etait egale a ~2000 cycles; sinon je me contredirais, le tableau avec.
 
 
Sois tu n'as pas bien lu, soit tu fait du pire que du biais cognitif.

 
bon désolé je pensais que ton lien répondais à ma question sur l'endurance et la finesse des transistors de la 3ème génération par rapport à la 2ème génération. Et je pensais donc que l'article d'anandtech parlait de cette 3ème génération. Je suis vraiment allé trop vite
 
Là ou je voulais en venir c'est là:
 
je pense que tu confonds 2 choses:
-Pour les 40 nm de la VNAND 2ème génération on parlait plutôt de la taille de la grille du transistor (c'est ce qui fait une grande partie de la fiabilité.
-Pour les 21 nm de la VNAND 3ème il s'agit de la finesse de gravure (la précision) atteignable par les machines utilisées, le transistor peut très bien faire la même taille. (et sera même plus fiable car les machines sont plus précises)
 
De plus :
- le document que tu as donné: http://www.startlr.com/new-article [...] v-nand-in/ indique que la densité par couche n'est pas augmentée
- les calculs faits ici http://www.eetimes.com/author.asp? [...] id=1329360 montrent que la densité par couche n'a pas non plus augmenté, voir diminué (transistor plus gros en VNAND 3ème génération 48 couches équivalent à de la nand planaire 70nm en surface sur le wafer)
 
Donc pour moi la conclusion c'est que l'endurance ne devrait pas avoir diminué entre la VNAND 2ème et 3ème génération (chose que tu semblais mettre en avant dans tes messages) car les transistors font sensiblement la même taille

Euh c'est toi qui est en plein biais cognitif avec ton histoire de passage de 40 à 21nm... avec pour source un mec qui l'affirme sur dealabs.
 
Samsung a toujours gravé la v-nand en 2xnm, après de part la structure ça apporte plutôt un écart entre les cellules de 30-40nm, c'est ce qui aide à l'endurance et ça n'a pas bougé aux dernières nouvelles.

Attention j'ai lu les docs où il est expliqué MLC et 3bits effectivement. Et si je me souviens bien dans la gamme pro Intel.
Le problème c'est que MLC est un terme générique qui veut dire que ce n'est pas de la SLC.
On s'est habitué à comprendre que c'est de la 2bit par cellule, mais ce n'est pas forcé, par défintion.
M pour multi- et non pas duo- ou bi-.
Le TLC et QLC sont précis, eux.
Il faudrait inventer le DLC ou le BLC pour bien dire que c'est du deux bits sinon l'amalgame va perdurer.

 
oui 1 byte = 8 bits
 
il veut se faire l' inteligent ou quoi ?  
dans aucun autre site personne ne parle de bits. il enmerde le texte à lire c'est tout.