Salut,
Je ne comprends pas ton commentaire sur CISC vs RISC qui est une notion de jeu d'instruction (ISA). On ne parle pas de jeu d'instruction ici. Le débat ici parle d'architecture hétérogène, qui est un vieux sujet. En gros j'ai un système composé d'un gros multicore gourmand avec ses domaines de voltage que je peux couper pour éviter les courants de fuite, et lancer le calcul sur un coeur plus petit (le A7 ici).
Le véritable souci n'est pas de coller le silicium d'un A7 dans une puce contenant un A15. C'est la complexité de l'OS pour supporter ces migrations: doit-il "vider" l'ensemble des caches du gros CPU avant de basculer au petit pour assurer un fonctionnement correct des applications déjà lancées (des millisecondes de perdues pour vider les caches en L3), ou peut-il simplement endormir le gros coeur. Pour cela il faut que les caches du coeur endormi sachent répondre aux requêtes de cohérence d'autres coeurs tout en étant en mode "rétention de données", et pendant que le coeur de calcul est, lui, complètement coupé (bonjour les domaines d'horloge et de voltage nécessaires).
Nonal
Message édité par Nonal2 le 24-10-2011 à 22:28:08