Marc a répondu au premier.
Il était localisé uniquement à la gate (qui est une partie du transistor). Là c'est au niveau global du design de la puce que le double patterning est appliqué. Plus de détails ici sur les différents types de DP et l'intérêt sur le 20nm : http://spie.org/x35993.xml
gliterr a écrit :
Enfin, c'est si complique a verifier si le premier fondeur mondial (Intel ne fait quasiment pas de production a part la sienne) ferme les vannes pour 3 semaines ?
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On ne cite que rarement semi accurate, on l'a fait parce que les allusions et les sourrires/rires étaient beaucoup trop gros pendant la conférence pour que l'on passe à côté.
TSMC, comme toutes les fabs, est très secret et ne communique jamais vraiment officiellement. Donc oui c'est quasiment impossible de savoir. Seuls quelques personnes chez les clients de TSMC savent précisément de quoi il en retourne exactement. On ne peut pas se baser sur les livraisons non plus pour quelque chose qui serait arrivé il y a si peu de temps (temps de fab, packaging, assemblage des cgs, etc etc,). On pourra le vérifier indirectement dans le channel dans un ou deux mois peut etre, tout dépend. Comme les volumes étaient légers jusqu'ici, on peut avoir des pénuries de livraisons qui ne sont pas dues a un arrêt de fab, et inversement avoir des livraisons tendues parce qu'il y avait des stocks de wafers. Des produits graphiques qui seraient lancés dans les 15 jours qui viennent par exemple utiliseront des GPU qui sont sortis de la fab il y a moult jours, et pas seulement il y a 3 semaines.
Donc oui c'est quasiment impossible. Ca ne veut pas dire que l'on a pas essayé de vérifier l'info. Si l'on y arrive on refera une news.
Message édité par C_Wiz le 15-03-2012 à 17:08:26