Reprise du message précédent :
probablement parce que le nvlink et le sli n'ont rien de commun.

Rappelles moi déjà le but du SLI ?
Définition : "Scalable Link Interface (SLI) est une marque déposée par Nvidia pour une solution permettant de relier deux ou plusieurs cartes graphiques travaillant sur une même sortie". Or, sur tout les diagrammes présentés par NVidia, je vois bien des liens NVLink entre les GPU, en plus du PCI Express.

NVlink travaille sur la mémoire, pas sur les GPU en direct, c'est branché sur le contrôleur mémoire dans le but de faciliter les transferts de données, certes, mais aussi d'avoir un accès conjoint aux données, c'est du NUMA.
La digression vers les CPU IBM, c'est suite a l'annonce d'intégration dans les machines a archi power. Je pense que Nv doit utiliser des brevets IBM avec une implémentation rendant compatible leurs bus nvlink avec les bus NUMA d'un power7
 
Et nous ne nous sommes pas bataillés, j'ai terminée mes derniers messages en privé

A bon  

http://www.lesnumeriques.com/carte [...] 33779.html

Ou encore :
 

 
http://www.hardware.fr/news/13628/ [...] -2016.html

Avec cette augmentation de bande passante, vous pensez qu'il sera possible de travailler vraiment avec des GPU en parallèle? Je veux dire par là, mettre toutes les unités de calcul de tout les GPUs ensemble et que les VRAM s'additionnent contrairement à maintenant? Que chaque GPU contribue à chaque image plutôt que de calculer une image entière les uns après les autres... bref que tout soit vue par le système en tant qu'un seul gros GPU... Vous voyez comment?
 
J'avais évoqué le sujet une fois et la conclusion fût que le souci majeur de cette manière de faire était que la bande passante mémoire serait bien trop faible dans ce cas... problème résolu avec le NVLink ou bien?

 
C'est le but d'un NUMA scale

Bah moi je ne sais pas ce que c'est qu'un NUMA scale... (je connais la chanson qui fait NUMA NUMA YEI par contre... mais je doute que ça aide...)

NUMA = non uniform memory access
En gros, quand t'as X CPU avec chacun leurs mémoire, ils accèdent a leurs données dans leurs mémoire rapidement. Mais pour accéder a la donnée dans la banque du processeur d'a coté, ils peuvent pas, ils doivent déjà copier la donnée chez eux puis la lire.
Donc t'as le temps que le processeur qui a la donnée la lise, la traite et l'envoie par le bus, le processeur la reçoit, la stock, puis l'utilise. L'overhead CPU est juste abominable (sans compter le code a synchroniser, etc)
En mode NUMA : le processeur accède directement a la mémoire de son voisin, il lui demande juste si la donnée est protect ou pas, la modifie. Un algo de cohésion (si admettons 2 CPU veulent accéder a la donnée en même temps doivent le faire) est utilisé.
En soit c'est plus lent qu'un bus (plus de latence), mais c'est plus rapide puisque l'overhead de la procédure non NUMA est virée.
Deux processeurs reliés en QPI ou en HT sont en NUMA, QPI et HT sont très proche du PCIe au niveau physique, mais les proto utilisés (cohésion du cache etc) sont pas les mêmes.
 
C'est en gros se que permet NVlink. Avec des petites nuances que sont CC-NUMA (cache cohérent) et SO-NUMA (scale out NUMA) qui sont patentés IBM (des fonctions très utiles pour GPGPU)
 
http://www.sqlskills.com/blogs/jon [...] ures-numa/
 
En fait, on s'en tape que le bus ressemble a du PCIe (90% des bus dans les systèmes modernes sont des bus série point a point, définition du PCIe) c'est surtout l'utilisation de la mémoire et le scaling en perf SMP que ça procure qui est intéressant (on a donc plus de latence sur le bus mais moins sur la chaine complète)  
 
Et pour ta référence : Dragostea din tei le titre.

NUMA signifie Non Uniform Memory Architecture, ce qui dans le mond informatique signifie que la mémoire peut être placée a d'autres endroits que en local. Dans le cas d'un systèmes avec plusieurs CPU, un core peut accéder à la mémoire d'un autre CPU a travers un bus très rapide. Cela permet d'éviter la copie des données quand plusieurs CPU travaillent en même temps sur la même zone. Sinon, il faut copier les données en local, faire le calcul puis après les synchroniser sans effacer ce que les autres CPU ont modifié.

Pour completer, avec un schéma ca va mieux, ceux de Wikipedia sont très clairs :  
http://fr.wikipedia.org/wiki/Non_Uniform_Memory_Access
http://fr.wikipedia.org/wiki/Symmetric_multiprocessing

on nous prend quand meme pour des jambons dans cette histoire de mémoire embarqué, on a l'impression de découvrir un truc mais ce type de GPU existe depuis bien longtemps...  
 
y a qu'à voir le RSX de la PS3... produit par qui ?  
 

 

T'as rien compris....
Ce qu'on voit sur ta photo c'est de la GDDR classique reliée avec exactement le même bus que si ces puces étaient placées sur le PCB. En d'autres termes ca a la même vitesse que si elles étaient sur le PCB. Rien à voir avec la DRAM stacking dans la news.
 
-> http://www.hardware.fr/news/13628/gtc-nvidia-annonce-pascal-nvlink-stacked-dram-2016.html
 
EDIT:
Wait c'est de l'eDram peut-être?  
 
EDIT 2:
Ah non , c'est bien de la GDDR...

Cramé le singman sur le coup du NUMA xD