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Auteur | Sujet : [HFR] Actu : AMD annonce sa gamme EPYC |
Eric B | Reprise du message précédent :
Message cité 1 fois Message édité par Eric B le 22-06-2017 à 18:58:06 |
Publicité | Posté le 22-06-2017 à 18:53:51 |
dynamis31 |
valeoscoot |
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yvrogne89 | je vois même pas le problème concernant windows server.
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valeoscoot |
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Sylure | Heise.de a fait quelque benchs pour vérifier les chiffres donnés par AMD.
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B00lay Ier |
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samurai80 |
En termes de bande passante pure c'est tout a fait correct a mon humble avis. En HPC (supercomputers) les interconnexions les plus recentes sont de type Infiniband EDR, RDMA over 100G Ethernet ou encore Intel Omnipath qui sont toutes a 100Gb/s (25Gb/s x 4 lanes), soit 24.24Go/s si on prend le cas de l'Infiniband encodé en 64b/66b. On note cela dit que ces interconnexions HPC sont toutes a 25GT/s pour chaque lane contre 9.5GT/s pour l'Infinity Fabric, 8GT/s pour le PCIe Gen3 et 16GT/s pour le PCIe Gen 4. Donc en terme de vitesse de transfert par pin il y aura forcement matiere a progresser pour atteindre des vitesses se rapprochant du monde du HPC et des transmissions optiques de pointe. Mais il y a tellement de pin que meme avec une vitesse par pin modeste, on a une bande passante plus que large. Je m'inquiete plus au niveau de la latence que de la bande passante par contre.
9.6GT/s et 19.2GB/s c'est exact, par contre on a l'impression que tu donnes ce chiffre comme si il s'agissait de 9.6 x 2 directions, ce qui serait completement faux pour le coup. 9.6GT/s (ou Gb/s) c'est la vitesse sur une seule ligne, en QPI il y a 16 lignes de donnees (20 en tout pour l'encodage 8b/10b), ce qui donne 9.6Gb/s x 16 lignes / 8b = 19.2Go/s par direction. Apres c'est vrai que le marketing est assez penible a utiliser les valeurs cumulant la bande passante des deux sens. Message édité par samurai80 le 30-06-2017 à 16:06:53 |
Publicité | Posté le 30-06-2017 à 15:38:54 |
Eric B | en QPI, la BP dépends aussi de la fréquence!
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samurai80 |
Oui, electriquement parlant ce sont des paires differentielles CML ou LVDS, et les transmetteurs et recepteurs de signaux TX et RX sont des "transceivers" series multifonctions pouvant gerer PCIe, SATA, CAUI, DisplayPort, Hybrid Memory Cube etc. Ce sont des IOs specialises dans la transmission a tres haute frequence avec notamment un systeme de compensation et d'egalisation du signal afin de supprimer les effets dus a la haute frequence, un encodage permettant d'encapsuler la clock et de supprimer le DC offset et un systeme de "training" automatique simplifiant et fiabilisant le link-up. Chaque paire differentielle est donc pilotee par un bloc IO nettement plus complexe et imposant qu'une IO de base. Ce bloc (composant la majeure partie de la couche physique ou PHY) peut etre reconfigure a la volee entre le mode PCIe et le mode Infinity Fabric, et de meme les couches superieures de l'interface (link, transport) doivent etre switchees quand on passe d'un mode a l'autre. Message édité par samurai80 le 30-06-2017 à 16:09:01 |
verdoux And I'm still waiting | Il commence à y avoir des références en Allemagne:
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Eric B |
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Publicité | Posté le |
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