Bonjour à tous,  
 
Je fais de la synthèse logique des mes codes écrits en VHDL avec l'outil ISE de xilinx.  
Je voulais comprendre la différence entre les rapports : Synthesis Report , Map Report et Place and route Report.  
Si je veux savoir les ressources utilisées par mon circuit (registre, ram, lut, ...) quel rapport je dois consulter.  
Une autre question : comment modifier les options de synthèse ?  
 
Merci d'avance,  
 

Salut,
Synthesis report, ca va etre juste apres la synthese de ton circuit (quand ton code vhdl est traduit en netlist de portes logiques).
Je n'utilise pas Xilinx ISE mais generalement, le map report va etre le report apres la synthese en terme de delais, le place and route report va etre le report apres l'etape de place and route en terme de delais aussi (une fois que toutes les interconnections aient etes faites).
 
L'etape de map, ca va traduire ta netlist de portes logiques en terme de blocs logiques (Cconfigurable logic blocks et I/Os).
Le place en route, ca va faire les interconnections et placer toutes tes CLBS et I/Os.
 
Les delais estimes apres le map sont juste une estimation puisque les interconnections n'ont pas etees faites encore.
 
Au niveau des ressources utilisees, tu devrais donc trouver ca dans le synthesis report.
Pour la derniere question, je n'utilise pas l'outil ! Si t'as d'autres questions n'hesite pas.

Comme le dit Jackoup, dans le rapport de mapping tu as une estimation de l'utilisation (assez correcte en général).
L'utilisation finale peut changer et tu l'aura dans le rapport de P&R.
 
Pour les timings par contre, il faut prendre avec des pincettes ce que te sors le mapper, et utiliser les analyses post-synthèse.

merci pour vous.  
h3bus c'est qui les analyses post-synthèse ?