Reprise du message précédent :

 
https://www.youtube.com/watch?v=44uN9Bkw9TE

 
Je confirme avoir lu la rétrocompatibilité dans l' article ou les commentaires de l' une de ces deux pages, mais je ne sais plus où :
 
http://wccftech.com/pci-express-4- [...] g-in-2019/
http://www.tweaktown.com/news/4619 [...] index.html
 
De plus il s' agirait d' un premier pas en optique (laser donc je suppose) au lieu du cuivre, ce qui expliquerait l' accélération de la bande passante pour les années à venir, avec deux ans d' avance sur le PCI-E 4.0 et même trois ans sur le PCI-E 5.0 au vu du dernier graphique exponentiel . Une sorte de rétrocompatibilité qui ferait la transition entre l'ère de l' électron et celle à venir du photon, où l' on est à cheval sur les deux mondes, et où l' optique s' introduit d' abord là où cela manque le plus : les ports. Visiblement un goulet d' étranglement qui saute. C 'est Noël ! J' imagine que les chercheurs et ingénieurs sont eux aussi pris d' enthousiasme...

Un futur socket CPU optique dans un avenir proche?

 
Ne nous avançons pas trop, on serait déçus . J' aimerais cependant voir débouler en surprise un constructeur français (ou plus réaliste vu le rapport de force avec les USA et l' Asie) une collaboration européenne qui... Tadaaa...nous sorte un bolide optique préparé dans le plus grand secret des labos parce que l' on dit que la France et même l' UE (que l' on en veuille ou non) ont raté le coche de la très grosse entreprise du numérique jusqu' à présent et qu' il ne faut plus se louper. Nous avons aussi des chercheurs, il doit bien en rester qui ont résisté à la tentation de l' émigration pour être rémunérés à leur juste valeur , je pense régulièrement à eux.

Ouais dit comme c'est défendable, après c'est pas les ports PCI qui sont les plus gros goulets sur un pc, est le laser ca m'ettonerais pas de bout en bout en tout cas trop complexe/chère, est-ce au moins feaisable c'est même pas sur.
par contre des CM hybride cuivre/fibre peut avoir du sens a moindre coût et ça, c'est probablement techniquement déjà faisable en théorie

Il doit y avoir un moyen que cela me victimise force à changer de config

J'avoue avoir du mal à voir de quel "travail" tu parles, pour que ça ait pris 2 ans de trop...
 
On est dans l'électronique numérique haute fréquence, c'est déjà assez bien maîtrisé et en dehors de paramètres "simples" ce qui peut vraiment demander du travail c'est le développement de contrôleurs/ponts, donc plutôt à voir avec la stagnation à 28nm pendant tout ce temps.

Je te laisse le dernier mot, je ne suis pas pro de l' informatique. Mais il faudra bien qu' il arrive un jour ce laser optique, on est presque en 2020, l' air de rien. A titre amateur je rêve de connaitre le jours où les supercalculateurs scientifiques seront enfin au photonique, ça va donner..! Dix ans que j' attends ça . Je sais qu' il y a au moins une université américaine qui travaille dessus (trouvé par Youtube). Pardon mais j' ai envie de dire l' arrivée du photonique de notre vivant , même très lentement par un système hybride sur uniquement les ports, c 'est la fête du slip.

Une stagnation aurait aussi impactée le dev du 5, ce n'est absolument pas le cas, vu qu'il semble quasiment au même point que le 4 pour sortir en 2019.
Doit y avoir autre chose (arrêt maladie longue durée va savoir   )  

cartes qui ne sont plus ralenties en PCIe x1 : tout bon pour le mining.
On sent que c'est le nouveau marché émergeant pour le PC après les jeux qui font du sur-place.

Je pense qu'il faut simplement chercher une raison pragmatique.
A moment de commencer le travail sur le PCIe 4.0, les acteurs majeurs de l'insdustrie ne devaient avoir qu'un besoin modérer de BP suplémentaire et donc pas de finance pour la rédaction du standard. Forcement le projet a pris du retard. Maintenant que cela devient fortement nécessaire a ces mêmes acteurs (vu que nVidia a même fini par faire sont propre lien pour ne pas attendre). Ils ont fait ce qu'il fallait pour que le projet avance.

aussi oui, ou comme suggère valeoscoot on se tourne vers les mineurs est autre ce qui est une théorie pragmatique loin d'être con pour le coup    
un gameur achete une CM  
un mineur achete 2/3 CM  
 
qui rapporte le plus    

Dans le jargon des connexions series haut debit, on parle de 32GTransferts/s puisqu'on reserve les Hz aux signaux d'horloge. Contrairement aux bus paralleles tels que la SDRAM, en PCIe la clock serie est extraite du signal, donc parler de DDR n'a aucun sens. Mais la "frequence" du bus est effectivement de 32GHz puisque la duree d'un bit est de 31.25ps.

Non c'est le contraire, tu enleves l'overhead du 128B/130B et ca donne 31.5Gb de debit de donnees theorique max par ligne soit 3.94Go/s par ligne ou 63Go/s en x16.

Sur un seul periph grand public non, mais le DMI qui est base sur le couche physique PCIe en x4 peut etre limitant actuellement et gagnerait a passer en Gen4. Et puis bon c'est toujours mieux de faire tout avec moins de lignes, ca baisse les couts. Le Threadripper ou l'Epyc par ex, toutes leurs lignes PCIe reviennent cher. Et en entreprise les interconnexions type HPC ou reseaux >100Gb, on commence deja a etre limité. Apres ca c'est pour le PCIe Gen4, pour la Gen5 on a encore le temps de voir venir

Les pertes dans un cable flexible (interne) n'ont rien a voir avec les pertes sur un cable externe. Le fait d'inserer des puces de resynchro n'est pas un probleme, et va de soi quand on passe par un cable externe, que ce soit pour du PCIe, du DisplayPort etc.
 
Le DisplayPort qui est une connexion du meme type que le PCIe (peer to peer serie), montre d'ailleurs assez bien ce qu'on peut faire en matiere de connexion par cable externe. Et actuellement on est limité au HBR3 (couche physique du DisplayPort 1.3 et 1.4). Or le debit par ligne du HBR3 = PCIe Gen3 (8GT/s). La longueur de cable max est de 3m. Cela etant la prochaine generation du DisplayPort (1.5?) est prevue pour aller jusqu'a 10GT/s soit assez nettement moins que le PCIe Gen4, et on peut imaginer qu'au moment de la sortie du PCIe Gen5 interne, les connexions par cable n'aillent pas au dela de la moitie de son debit par ligne, soit 16GT/s, cad une gen de retard.
 
On a a peu pres la meme chose pour l'USB 3.1 qui est limité a 5GT/s en gen 1 et 10GT/s en gen 2 sachant que les cables gen 2 ne doivent pas depasser 1m. L'USB 3.2 utilisera 2 fois plus de lignes mais son debit par ligne ne changera pas.

C'te reponse qui apporte des details:    
 

 
J'ai pas compte avec les Ghz, mais en GB/s.
 
En passant de Gen 1 a Gen 3, pour un quasi-quadruplage de debit, on a perdu que 7 pouces, soit divise par 1.875.
 
Donc si j'applique la meme chose en passant de Gen 3 a Gen 5, ca fait pareil.
 
D'autant plus qu'ils ont reussi a faire en sorte que Gen 3 n'utilise que 8Ghz au lieu de 10Ghz.
 
J'ai encore espoir pour la Gen 4.0, vu qu'elle n'est pas enocre finalisee, tout simplement.

 
C'est simple, ils ne se barrent pas parce que la recherche francaise est beaucoup plus fondamentale qu'Outre Manche
 
 
Quand tu vois combien les entreprises sont proches des universites la-bas, ca fait peur...
 
Apres, qu'ils sortent moins de choses fondamentales et plus de concret ne peut etre qu'un plus ceci dit.

 
https://youtu.be/GfvmmR43ED4?t=6s

pour enfoncer le clou, on fait partie des pays avec le plus de récipiendaires de prix nobel quand même, dont 13 en physique, 9 en chimie, 13 en médecine    
après on à plus d'industrie forte c'est ça le soucis à part l'aéronautique, le spatial, l'armement, nos autres secteurs fort ont soit été bouffer (ou en passe de l'être) soit écraser par le poids des règles
les putain de fond d'investissement profite d'une dérégulation total en europe pour piller les pays open bar comme nous qui tendent le cul est en redemande en espérant avoir des accords commerciaux derrière    
mais bon on s'égare  
 

Salut tous !
 
Ils semblent dire dans la présentation que la v4 est déjà prévue pour évoluer en v5 (contrairement, je suppose, à l'actuelle v3 qui semble moins "scalable" ), grâce à un système de "tag and credits"...
 
Quelqu'un pourrait nous expliquer simplement (ou pas...) en quoi consistent ces "tag & credits" ?
Merci d'avance !

Ils disent juste qu'il ne vont pas toucher beaucoup au protocole en dehors de la couche physique en gros, vu que la version Gen4 a recu qques extensions lui permettant de "tenir" egalement les hauts debits du Gen5.

Le tag est le numero d'identification qui est accolé a chaque transaction, sachant qu'une transaction est limitee depuis la Gen1 (et meme depuis le PCI) a 4Ko et qu'il ne peut y avoir qu'un nombre limité de transaction en cours. Un tag de 5b permettra par ex d'avoir 32 transactions en cours. Les credits sont les compteurs de donnees qui chiffrent le nombre de donnees et de transcations qu'un peripherique PCIe peut absorber a un instant t (en gros la quantite de buffer qu'il lui reste) ou a l'inverse la quantite de buffer qu'il requiert chez son interlocuteur pour effectuer une transaction. Donc forcement plus on a de bande passante, plus ces valeurs ont besoin d'etre codees sur un plus grand nombre de bits, et le PCIe Gen4 a augmente suffisamment ces valeurs pour que ca suffise aussi en Gen5.

Bref ca n'est qu'un tout petit detail juste pour expliquer que de Gen4 a 5, il n'y aura pas grand chose a modifier au niveau des couches lien et transaction. Le plus important du taf est bien sur dans les modifs de la couche physique, que ce soit pour les connexions internes et externes.

Concernant la couche physique, je me demande s'il vont employer des PHY ("transceivers" differentiels serie) utilisant l'encodage PAM-4, qui est en cours de finalisation actuellement un peu partout et permet d'atteindre un debit > 50GT/s. Les transceivers existant qui n'utilisent pas cette techno sont limites a 30 GT/s max, ce qui ne laisserait pas assez de marge pour les 32 GT/s du Gen5 (mais suffisant pour la Gen4). Le PAM-4 permet de coder l'information sur 4 niveaux d'amplitude, contre 2 (0 ou 1) pour le PCIe actuel et ses derivés et entre autre Xilinx est en train d'integrer un PHY PAM-4 a 58GT/s sur ses FPGA Ultrascale+.

 
Espoir de quoi, ils sont passés d'un encodage 8b/10b à un encodage 128b/130b, il n'y a plus de marge à ce niveau. Bref...

Merci Samurai80 pour cet exposé très complet !  

Pour l'histoire des PHY, j'ose supposer que cette info doit être capitale pour les mineurs ?

Pour les mineurs de cryptomonnaie ? Absolument pas, le minage ne reclame quasiment pas de bande passante (beaucoup de calculs pour tres peu de donnees a entrer et sortir).

 
Pour un particulier rarement, mais bon les SSD en PCIe ça bouffe des lignes, et vu qu'Intel a du mal à en faire sortir de ses CPU grand public doubler le débit ça permet de réduire le nombre de ligne à utiliser...
 
Sinon un autre cas, côté pro, au boulot par exemple on a des serveurs avec 2x1080Ti + Une carte réseau (OmniPath) 100G sur un serveur avec Xeon => La carte 100G est bridée parce qu'elle ne peut tourner qu'en 8 lignes, il y en a trop de prises par les GPU.

Intéressant. Bon moi je suis toujours en PCIe 2.0 et je me sens pas bridé donc bon

 
ça tombe bien je parle pas des pros mais des particuliers ici

J'ai la flemme de lire tous les commentaires mais ce changement me semble intéressant pour l'avenir, actuellement avec 16Go/s c'est trop peu pour étendre l'usage de la vram à la ram mais à partir de >100Go ça va commencer à devenir sympa pour unifier un peu plus tout ça.
Un bon point pour le contrôleur mémoire d'AMD et sa fonction d'utilisation de la ram en cache dans l'avenir. On dirait bien qu'ils s'y prennent longtemps à l'avance pour être au point quand ce sera réellement utilisé.

Les avantages vises par le PCIe Gen5 sont ceux indiques dans les slides. Il n'est clairement pas question d'unifier la VRAM avec la memoire centrale. Avoir de la memoire dediee et un controlleur memoire dedie change beaucoup de choses. De plus, la bande passante de la RAM centrale restera toujours bien plus faible vu que les bus memoire CPU sont en general de 2x64b contre de 256b a 512b pour les GPU hdg, avec une VRAM de base bien plus rapide que la RAM classique niveau debit par pin. Mais le plus important bien entendu reste la latence qui sera bien trop elevee en passant par la RAM centrale.

Si ça pouvait pousser au cul les fabricant de mobo à metre genre 3 port usb type C au lieu d 1 seul

pas possible, tout le budget passe dans les Leds et dissipateurs jacky.

si seulement c'était pas vrai, ça serait drôle    

mouais si ça fait comme avec le PCIE2 -> PCIE3 , ça va donner des cartes meres avec juste moins de lignes.
 
Par exemple, ma carte mere 900FXA-UD7 fait
2 fois 16xPCIE2
ou
4 fois 8xPCIE2  
 
les cartes mères plus modernes font 2 fois 8x PCIE3 car les CPU n'ont pas assez de lignes disponibles.
 
ce qui est équivalent... au 2 fois 16x de l'ancienne génération
 
AMD vient tout juste de changer la donne avec Threadripper et ses 64 lignes PCIE3, mais c'est cher