Reprise du message précédent :

 
dans le proc ,  
 
Phenom  
 
AuthenticAMD
AMD Phenom(tm) II X4 B55 Processor
FPU VME DE PSE TSC MSR PAE MCE CX8 APIC SEP MTRR PGE MCA CMOV PAT PSE36 CLFSH MMX FXSR SSE SSE2 HTT SSE3 MON SSSE3 CX16 POPCNT
SYSCALL XD 1GBPAGE AMD64 LAHF RDTSCP TSCI
 
j'ai un ému ssse3 (noyau)

 
si tu te sens de patcher , voici quelques codes brut émulation instruction  
 
[cpp]+//============================================
+// SSE4A Emulation
+//============================================
+__m128i   ssp_extract_si64_SSE2     ( __m128i,__m128i );    
+__m128i   ssp_extracti_si64_SSE2    ( __m128i, int, int );    
+__m128i   ssp_insert_si64_SSE2      ( __m128i,__m128i );    
+__m128i   ssp_inserti_si64_SSE2     ( __m128i, __m128i, int, int );    
+void      ssp_stream_sd_SSE2        ( double*,__m128d );    
+void      ssp_stream_ss_SSE2        ( float*,__m128 );    
+
+//============================================
+// SSE4.1 Emulation
+//============================================
+__m128i   ssp_blend_epi16_SSE2      ( __m128i v1, __m128i v2, const int mask );    
+__m128d   ssp_blend_pd_SSE2         ( __m128d v1, __m128d v2, const int mask );    
+__m128    ssp_blend_ps_SSE2         ( __m128  v1, __m128  v2, const int mask );    
+__m128i   ssp_blendv_epi8_SSE2      ( __m128i v1, __m128i v2, __m128i   mask );    
+__m128d   ssp_blendv_pd_SSE2        ( __m128d v1, __m128d v2, __m128d   mask );    
+__m128    ssp_blendv_ps_SSE2        ( __m128  v1, __m128  v2, __m128    mask );    
+__m128d   ssp_ceil_pd_SSE2          ( __m128d a );    
+__m128    ssp_ceil_ps_SSE2          ( __m128  a );    
+__m128d   ssp_ceil_sd_SSE2          ( __m128d a, __m128d b );    
+__m128    ssp_ceil_ss_SSE2          ( __m128  a, __m128  b );    
+__m128i   ssp_cmpeq_epi64_SSE2      ( __m128i val1, __m128i val2 );    
+__m128i   ssp_cvtepi16_epi32_SSE2   ( __m128i shortValues );    
+__m128i   ssp_cvtepi16_epi64_SSE2   ( __m128i shortValues );    
+__m128i   ssp_cvtepi32_epi64_SSE2   ( __m128i intValues   );    
+__m128i   ssp_cvtepi8_epi16_SSE2    ( __m128i byteValues  );    
+__m128i   ssp_cvtepi8_epi32_SSE2    ( __m128i byteValues  );    
+__m128i   ssp_cvtepi8_epi64_SSE2    ( __m128i byteValues  );    
+__m128i   ssp_cvtepu16_epi32_SSE2   ( __m128i shortValues );    
+__m128i   ssp_cvtepu16_epi64_SSE2   ( __m128i shortValues );    
+__m128i   ssp_cvtepu32_epi64_SSE2   ( __m128i intValues   );    
+__m128i   ssp_cvtepu8_epi16_SSE2    ( __m128i byteValues  );    
+__m128i   ssp_cvtepu8_epi32_SSE2    ( __m128i byteValues  );    
+__m128i   ssp_cvtepu8_epi64_SSE2    ( __m128i shortValues );    
+__m128d   ssp_dp_pd_SSE2            ( __m128d val1, __m128d val2, const int mask );    
+__m128    ssp_dp_ps_SSE2            ( __m128  val1, __m128  val2, const int mask );    
+int       ssp_extract_epi32_SSE2    ( __m128i src, const int ndx );    
+ssp_s64   ssp_extract_epi64_SSE2    ( __m128i src, const int ndx );    
+int       ssp_extract_epi8_SSE2     ( __m128i src, const int ndx );    
+int       ssp_extract_ps_SSE2       ( __m128  src, const int ndx );    
+__m128d   ssp_floor_pd_SSE2         ( __m128d a );    
+__m128    ssp_floor_ps_SSE2         ( __m128  a );    
+__m128d   ssp_floor_sd_SSE2         ( __m128d a, __m128d b );    
+__m128    ssp_floor_ss_SSE2         ( __m128  a, __m128  b );    
+__m128i   ssp_insert_epi32_SSE2     ( __m128i dst,      int s, const int ndx );    
+__m128i   ssp_insert_epi64_SSE2     ( __m128i dst, ssp_s64  s, const int ndx );    
+__m128i   ssp_insert_epi8_SSE2      ( __m128i dst,      int s, const int ndx );    
+__m128    ssp_insert_ps_SSE2        ( __m128  dst, __m128 src, const int ndx );    
+__m128i   ssp_max_epi32_SSE2        ( __m128i val1, __m128i val2 );    
+__m128i   ssp_max_epi8_SSE2         ( __m128i val1, __m128i val2 );    
+__m128i   ssp_max_epu16_SSE2        ( __m128i val1, __m128i val2 );    
+__m128i   ssp_max_epu32_SSE2        ( __m128i val1, __m128i val2 );    
+__m128i   ssp_min_epi32_SSE2        ( __m128i val1, __m128i val2 );    
+__m128i   ssp_min_epi8_SSE2         ( __m128i val1, __m128i val2 );    
+__m128i   ssp_min_epu16_SSE2        ( __m128i val1, __m128i val2 );    
+__m128i   ssp_min_epu32_SSE2        ( __m128i val1, __m128i val2 );    
+__m128i   ssp_minpos_epu16_SSE2     ( __m128i shortValues );    
+__m128i   ssp_mpsadbw_epu8_SSE2     ( __m128i s1,   __m128i s2,   const int msk  );    
+__m128i   ssp_mul_epi32_SSE2        ( __m128i a,    __m128i b );    
+__m128i   ssp_packus_epi32_SSE2     ( __m128i val1, __m128i val2 );    
+__m128d   ssp_round_pd_SSE2         ( __m128d val, int iRoundMode );    
+
+SSP_FORCEINLINE
+__m128    ssp_round_ps_SSE2         ( __m128  val, int iRoundMode );    
+__m128d   ssp_round_sd_SSE2         ( __m128d dst, __m128d val, int iRoundMode );    
+__m128    ssp_round_ss_SSE2         ( __m128  dst, __m128  val, int iRoundMode );    
+__m128i   ssp_stream_load_si128_SSE2( __m128i* v1 );    
+int       ssp_testc_si128_SSE2      ( __m128i mask, __m128i val );    
+int       ssp_testnzc_si128_SSE2    ( __m128i mask, __m128i s2  );  
+
+SSP_FORCEINLINE
+int       ssp_testz_si128_SSE2      ( __m128i mask, __m128i val );  
+
+//============================================
+// SSE4.2 Emulation
+//============================================
+int       ssp_cmpestra_SSE2         ( __m128i a, int la, __m128i b, int lb, const int mode );
+int       ssp_cmpestrc_SSE2         ( __m128i a, int la, __m128i b, int lb, const int mode );
+int       ssp_cmpestri_SSE2         ( __m128i a, int la, __m128i b, int lb, const int mode );
+__m128i   ssp_cmpestrm_SSE2         ( __m128i a, int la, __m128i b, int lb, const int mode );
+int       ssp_cmpestro_SSE2         ( __m128i a, int la, __m128i b, int lb, const int mode );
+int       ssp_cmpestrs_SSE2         ( __m128i a, int la, __m128i b, int lb, const int mode );
+int       ssp_cmpestrz_SSE2         ( __m128i a, int la, __m128i b, int lb, const int mode );
+__m128i   ssp_cmpgt_epi64_SSE2      ( __m128i a, __m128i b );
+int       ssp_cmpistra_SSE2         ( __m128i a, __m128i b, const int mode );
+int       ssp_cmpistrc_SSE2         ( __m128i a, __m128i b, const int mode );
+int       ssp_cmpistri_SSE2         ( __m128i a, __m128i b, const int mode );
+__m128i   ssp_cmpistrm_SSE2         ( __m128i a, __m128i b, const int mode );
+int       ssp_cmpistro_SSE2         ( __m128i a, __m128i b, const int mode );
+int       ssp_cmpistrs_SSE2         ( __m128i a, __m128i b, const int mode );
+int       ssp_cmpistrz_SSE2         ( __m128i a, __m128i b, const int mode );
+unsigned int     ssp_crc32_u16_SSE2 ( unsigned int crc, unsigned short   v );
+unsigned int     ssp_crc32_u32_SSE2 ( unsigned int crc, unsigned int     v );
+ssp_u64   ssp_crc32_u64_SSE2        ( unsigned int crc,          ssp_u64 v );
+unsigned int     ssp_crc32_u8_SSE2  ( unsigned int crc, unsigned char    v );
+int       ssp_popcnt_u32_SSE2       ( unsigned int a     );
+int       ssp_popcnt_u64_SSE2       ( ssp_u64 a );
+
+#include "native/SSEPlus_native_SSE2.h"  
+#include "emulation/SSEPlus_emulation_SSE2.h"  
+#include "arithmetic/SSEPlus_arithmetic_SSE2.h"
+#include "logical/SSEPlus_logical_SSE2.h"
+#include "memory/SSEPlus_memory_SSE2.h"
+#include "convert/SSEPlus_convert_SSE2.h"
+
+#endif // __SSEPLUS_SSE2_H__
diff -uNr xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE3.h xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE3.h
--- xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE3.h 1970-01-01 01:00:00.000000000 +0100
+++ xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE3.h 2015-02-10 09:54:22.000000000 +0000
@@ -0,0 +1,162 @@
+//
+// Copyright (c) 2006-2008 Advanced Micro Devices, Inc. All Rights Reserved.
+// This software is subject to the Apache v2.0 License.
+//
+#ifndef __SSEPLUS_SSE3_H__
+#define __SSEPLUS_SSE3_H__
+
+#include "SSEPlus_base.h"
+
+//============================================
+// SSE3 Native
+//============================================
+__m128d   ssp_addsub_pd_SSE3        ( __m128d a, __m128d b );  
+__m128    ssp_addsub_ps_SSE3        ( __m128 a, __m128 b );  
+__m128d   ssp_hadd_pd_SSE3          ( __m128d a, __m128d b );  
+__m128    ssp_hadd_ps_SSE3          ( __m128 a, __m128 b );  
+__m128d   ssp_hsub_pd_SSE3          ( __m128d a, __m128d b );  
+__m128    ssp_hsub_ps_SSE3          ( __m128 a, __m128 b );  
+__m128i   ssp_lddqu_si128_SSE3      ( __m128i const *p );  
+__m128d   ssp_loaddup_pd_SSE3       ( double const * dp );  
+__m128d   ssp_movedup_pd_SSE3       ( __m128d a );  
+__m128    ssp_movehdup_ps_SSE3      ( __m128 a );  
+__m128    ssp_moveldup_ps_SSE3      ( __m128 a );  
+
+////============================================
+//// SSSE3 Emulation
+////============================================
+//__m128i   ssp_abs_epi16_SSE3        ( __m128i a );
+//__m128i   ssp_abs_epi32_SSE3        ( __m128i a );
+//__m128i   ssp_abs_epi8_SSE3         ( __m128i a );
+//__m64     ssp_abs_pi16_SSE3         ( __m64 a );
+//__m64     ssp_abs_pi32_SSE3         ( __m64 a );
+//__m64     ssp_abs_pi8_SSE3          ( __m64 a );
+//__m128i   ssp_alignr_epi8_SSE3      ( __m128i a, __m128i b, int n );
+//__m64     ssp_alignr_pi8_SSE3       ( __m64 a, __m64 b, int n );
+//__m128i   ssp_hadd_epi16_SSE3       ( __m128i a, __m128i b );
+//__m128i   ssp_hadd_epi32_SSE3       ( __m128i a, __m128i b );
+//__m64     ssp_hadd_pi16_SSE3        ( __m64 a, __m64 b );
+//__m64     ssp_hadd_pi32_SSE3        ( __m64 a, __m64 b );
+//__m128i   ssp_hadds_epi16_SSE3      ( __m128i a, __m128i b );
+//__m64     ssp_hadds_pi16_SSE3       ( __m64 a, __m64 b );
+//__m128i   ssp_hsub_epi16_SSE3       ( __m128i a, __m128i b );
+//__m128i   ssp_hsub_epi32_SSE3       ( __m128i a, __m128i b );
+//__m64     ssp_hsub_pi16_SSE3        ( __m64 a, __m64 b );
+//__m64     ssp_hsub_pi32_SSE3        ( __m64 a, __m64 b );
+//__m128i   ssp_hsubs_epi16_SSE3      ( __m128i a, __m128i b );
+//__m64     ssp_hsubs_pi16_SSE3       ( __m64 a, __m64 b );
+//__m128i   ssp_maddubs_epi16_SSE3    ( __m128i a, __m128i b );
+//__m64     ssp_maddubs_pi16_SSE3     ( __m64 a, __m64 b );
+//__m128i   ssp_mulhrs_epi16_SSE3     ( __m128i a, __m128i b );
+//__m64     ssp_mulhrs_pi16_SSE3      ( __m64 a, __m64 b );
+//__m128i   ssp_shuffle_epi8_SSE3     ( __m128i a, __m128i b );
+//__m64     ssp_shuffle_pi8_SSE3      ( __m64 a, __m64 b );
+//__m128i   ssp_sign_epi16_SSE3       ( __m128i a, __m128i b );
+//__m128i   ssp_sign_epi32_SSE3       ( __m128i a, __m128i b );
+//__m128i   ssp_sign_epi8_SSE3        ( __m128i a, __m128i b );
+//__m64     ssp_sign_pi16_SSE3        ( __m64 a, __m64 b );
+//__m64     ssp_sign_pi32_SSE3        ( __m64 a, __m64 b );
+//__m64     ssp_sign_pi8_SSE3         ( __m64 a, __m64 b );
+//
+////============================================
+//// SSE4A Emulation
+////============================================
+//__m128i   ssp_extract_si64_SSE3     ( __m128i,__m128i );    
+//__m128i   ssp_extracti_si64_SSE3    ( __m128i, int, int );    
+//__m128i   ssp_insert_si64_SSE3      ( __m128i,__m128i );    
+//__m128i   ssp_inserti_si64_SSE3     ( __m128i, __m128i, int, int );    
+//void      ssp_stream_sd_SSE3        ( double*,__m128d );    
+//void      ssp_stream_ss_SSE3        ( float*,__m128 );    
+//
+////============================================
+//// SSE4.1 Emulation
+////============================================
+//__m128i   ssp_blend_epi16_SSE3      ( __m128i v1, __m128i v2, const int mask );    
+//__m128d   ssp_blend_pd_SSE3         ( __m128d v1, __m128d v2, const int mask );    
+//__m128    ssp_blend_ps_SSE3         ( __m128  v1, __m128  v2, const int mask );    
+//__m128i   ssp_blendv_epi8_SSE3      ( __m128i v1, __m128i v2, __m128i   mask );    
+//__m128d   ssp_blendv_pd_SSE3        ( __m128d v1, __m128d v2, __m128d   mask );    
+//__m128    ssp_blendv_ps_SSE3        ( __m128  v1, __m128  v2, __m128    mask );    
+//__m128d   ssp_ceil_pd_SSE3          ( __m128d a );    
+//__m128    ssp_ceil_ps_SSE3          ( __m128  a );    
+//__m128d   ssp_ceil_sd_SSE3          ( __m128d a, __m128d b );    
+//__m128    ssp_ceil_ss_SSE3          ( __m128  a, __m128  b );    
+//__m128i   ssp_cmpeq_epi64_SSE3      ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_cvtepi16_epi32_SSE3   ( __m128i shortValues );    
+//__m128i   ssp_cvtepi16_epi64_SSE3   ( __m128i shortValues );    
+//__m128i   ssp_cvtepi32_epi64_SSE3   ( __m128i intValues   );    
+//__m128i   ssp_cvtepi8_epi16_SSE3    ( __m128i byteValues  );    
+//__m128i   ssp_cvtepi8_epi32_SSE3    ( __m128i byteValues  );    
+//__m128i   ssp_cvtepi8_epi64_SSE3    ( __m128i byteValues  );    
+//__m128i   ssp_cvtepu16_epi32_SSE3   ( __m128i shortValues );    
+//__m128i   ssp_cvtepu16_epi64_SSE3   ( __m128i shortValues );    
+//__m128i   ssp_cvtepu32_epi64_SSE3   ( __m128i intValues   );    
+//__m128i   ssp_cvtepu8_epi16_SSE3    ( __m128i byteValues  );    
+//__m128i   ssp_cvtepu8_epi32_SSE3    ( __m128i byteValues  );    
+//__m128i   ssp_cvtepu8_epi64_SSE3    ( __m128i shortValues );    
+//__m128d   ssp_dp_pd_SSE3            ( __m128d val1, __m128d val2, const int mask );    
+//__m128    ssp_dp_ps_SSE3            ( __m128  val1, __m128  val2, const int mask );    
+//int       ssp_extract_epi32_SSE3    ( __m128i src, const int ndx );    
+//__int64   ssp_extract_epi64_SSE3    ( __m128i src, const int ndx );    
+//int       ssp_extract_epi8_SSE3     ( __m128i src, const int ndx );    
+//int       ssp_extract_ps_SSE3       ( __m128  src, const int ndx );    
+//__m128d   ssp_floor_pd_SSE3         ( __m128d a );    
+//__m128    ssp_floor_ps_SSE3         ( __m128  a );    
+//__m128d   ssp_floor_sd_SSE3         ( __m128d a, __m128d b );    
+//__m128    ssp_floor_ss_SSE3         ( __m128  a, __m128  b );    
+//__m128i   ssp_insert_epi32_SSE3     ( __m128i dst,      int s, const int ndx );    
+//__m128i   ssp_insert_epi64_SSE3     ( __m128i dst, __int64  s, const int ndx );    
+//__m128i   ssp_insert_epi8_SSE3      ( __m128i dst,      int s, const int ndx );    
+//__m128    ssp_insert_ps_SSE3        ( __m128  dst, __m128 src, const int ndx );    
+//__m128i   ssp_max_epi32_SSE3        ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_max_epi8_SSE3         ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_max_epu16_SSE3        ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_max_epu32_SSE3        ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_min_epi32_SSE3        ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_min_epi8_SSE3         ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_min_epu16_SSE3        ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_min_epu32_SSE3        ( __m128i val1, __m128i val2 );    
+//__m128i   ssp_minpos_epu16_SSE3     ( __m128i shortValues );    
+//__m128i   ssp_mpsadbw_epu8_SSE3     ( __m128i s1,   __m128i s2,   const int msk  );    
+//__m128i   ssp_mul_epi32_SSE3        ( __m128i a,    __m128i b );    
+//__m128i   ssp_mullo_epi32_SSE3      ( __m128i a,    __m128i b );    
+//__m128i   ssp_packus_epi32_SSE3     ( __m128i val1, __m128i val2 );    
+//__m128d   ssp_round_pd_SSE3         ( __m128d val, int iRoundMode );    
+//__m128    ssp_round_ps_SSE3         ( __m128  val, int iRoundMode );    
+//__m128d   ssp_round_sd_SSE3         ( __m128d dst, __m128d val, int iRoundMode );    
+//__m128    ssp_round_ss_SSE3         ( __m128  dst, __m128  val, int iRoundMode );    
+//__m128i   ssp_stream_load_si128_SSE3( __m128i* v1 );    
+//int       ssp_testc_si128_SSE3      ( __m128i mask, __m128i val );    
+//int       ssp_testnzc_si128_SSE3    ( __m128i mask, __m128i s2  );    
+//int       ssp_testz_si128_SSE3      ( __m128i mask, __m128i val );  
+//
+////============================================
+//// SSE4.2 Emulation
+////============================================
+//int       ssp_cmpestra_SSE3         ( __m128i a, int la, __m128i b, int lb, const int mode );
+//int       ssp_cmpestrc_SSE3         ( __m128i a, int la, __m128i b, int lb, const int mode );
+//int       ssp_cmpestri_SSE3         ( __m128i a, int la, __m128i b, int lb, const int mode );
+//__m128i   ssp_cmpestrm_SSE3         ( __m128i a, int la, __m128i b, int lb, const int mode );
+//int       ssp_cmpestro_SSE3         ( __m128i a, int la, __m128i b, int lb, const int mode );
+//int       ssp_cmpestrs_SSE3         ( __m128i a, int la, __m128i b, int lb, const int mode );
+//int       ssp_cmpestrz_SSE3         ( __m128i a, int la, __m128i b, int lb, const int mode );
+//__m128i   ssp_cmpgt_epi64_SSE3      ( __m128i a, __m128i b );
+//int       ssp_cmpistra_SSE3         ( __m128i a, __m128i b, const int mode );
+//int       ssp_cmpistrc_SSE3         ( __m128i a, __m128i b, const int mode );
+//int       ssp_cmpistri_SSE3         ( __m128i a, __m128i b, const int mode );
+//__m128i   ssp_cmpistrm_SSE3         ( __m128i a, __m128i b, const int mode );
+//int       ssp_cmpistro_SSE3         ( __m128i a, __m128i b, const int mode );
+//int       ssp_cmpistrs_SSE3         ( __m128i a, __m128i b, const int mode );
+//int       ssp_cmpistrz_SSE3         ( __m128i a, __m128i b, const int mode );
+//unsigned int     ssp_crc32_u16_SSE3 ( unsigned int crc, unsigned short   v );
+//unsigned int     ssp_crc32_u32_SSE3 ( unsigned int crc, unsigned int     v );
+//unsigned __int64 ssp_crc32_u64_SSE3 ( unsigned int crc, unsigned __int64 v );
+//unsigned int     ssp_crc32_u8_SSE3  ( unsigned int crc, unsigned char    v );
+//int       ssp_popcnt_u32_SSE3       ( unsigned int a     );
+//int       ssp_popcnt_u64_SSE3       ( unsigned __int64 a );
+
+#include "native/SSEPlus_native_SSE3.h"  
+#include "emulation/SSEPlus_emulation_SSE3.h"  
+#include "arithmetic/SSEPlus_arithmetic_SSE3.h"
+
+#endif // __SSEPLUS_SSE3_H__
diff -uNr xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.1.h xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.1.h
--- xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.1.h 1970-01-01 01:00:00.000000000 +0100
+++ xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.1.h 2015-02-10 09:54:22.000000000 +0000
@@ -0,0 +1,11 @@
+//
+// Copyright (c) 2006-2008 Advanced Micro Devices, Inc. All Rights Reserved.
+// This software is subject to the Apache v2.0 License.
+//
+#ifndef __SSEPLUS_SSE4_1_H__
+#define __SSEPLUS_SSE4_1_H__
+
+#include "SSEPlus_base.h"
+#include "native/SSEPlus_native_SSE4.1.h"
+
+#endif // __SSEPLUS_SSE4_1_H__
diff -uNr xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.2.h xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.2.h
--- xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.2.h 1970-01-01 01:00:00.000000000 +0100
+++ xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4.2.h 2015-02-10 09:54:22.000000000 +0000
@@ -0,0 +1,11 @@
+//
+// Copyright (c) 2006-2008 Advanced Micro Devices, Inc. All Rights Reserved.
+// This software is subject to the Apache v2.0 License.
+//
+#ifndef __SSEPLUS_SSE4_2_H__
+#define __SSEPLUS_SSE4_2_H__
+
+#include "SSEPlus_base.h"
+//#include "native/SSEPlus_native_SSE4.2.h"
+
+#endif // __SSEPLUS_SSE4_2_H__
diff -uNr xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4a.h xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4a.h
--- xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4a.h 1970-01-01 01:00:00.000000000 +0100
+++ xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE4a.h 2015-02-10 09:54:22.000000000 +0000
@@ -0,0 +1,11 @@
+//
+// Copyright (c) 2006-2008 Advanced Micro Devices, Inc. All Rights Reserved.
+// This software is subject to the Apache v2.0 License.
+//
+#ifndef __SSEPLUS_SSE4A_H__
+#define __SSEPLUS_SSE4A_H__
+
+#include "SSEPlus_base.h"
+#include "native/SSEPlus_native_SSE4a.h"
+
+#endif // __SSEPLUS_SSE4A_H__
diff -uNr xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE5.h xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE5.h
--- xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE5.h 1970-01-01 01:00:00.000000000 +0100
+++ xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSE5.h 2015-02-10 09:54:22.000000000 +0000
@@ -0,0 +1,11 @@
+//
+// Copyright (c) 2006-2008 Advanced Micro Devices, Inc. All Rights Reserved.
+// This software is subject to the Apache v2.0 License.
+//
+#ifndef __SSEPLUS_SSE5_H__
+#define __SSEPLUS_SSE5_H__
+
+#include "SSEPlus_base.h"
+#include "native/SSEPlus_native_SSE5.h"
+
+#endif // __SSEPLUS_SSE5_H__
diff -uNr xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSSE3.h xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSSE3.h
--- xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSSE3.h 1970-01-01 01:00:00.000000000 +0100
+++ xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_SSSE3.h 2015-02-10 09:54:22.000000000 +0000
@@ -0,0 +1,11 @@
+//
+// Copyright (c) 2006-2008 Advanced Micro Devices, Inc. All Rights Reserved.
+// This software is subject to the Apache v2.0 License.
+//
+#ifndef __SSEPLUS_SSSE3_H__
+#define __SSEPLUS_SSSE3_H__
+
+#include "SSEPlus_base.h"
+#include "native/SSEPlus_native_SSSE3.h"
+
+#endif // __SSEPLUS_SSSE3_H__
diff -uNr xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_base.h xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_base.h
--- xnu-2782.1.97.org/EXTERNAL_HEADERS/SSEPlus/SSEPlus_base.h 1970-01-01 01:00:00.000000000 +0100
+++ xnu-2782.1.97/EXTERNAL_HEADERS/SSEPlus/SSEPlus_base.h 2015-02-10 09:54:22.000000000 +0000
@@ -0,0 +1,664 @@
+//
+// Copyright (c) 2006-2008 Advanced Micro Devices, Inc. All Rights Reserved.
+// This software is subject to the Apache v2.0 License.
+//
+#ifndef __BASE_H__
+#define __BASE_H__
+
+#define __SSEPLUS_LOGICAL_SSE2_H__ 1
+#define __SSEPLUS_MEMORY_SSE2_H__ 1
+#define __SSEPLUS_CONVERT_SSE2_H__ 1
+
+#include "SSEPlus_platform.h"
+
+#if 0
+#include <xmmintrin.h>  // SSE  (Required to use the __m128, and __m128d type)
+#include <emmintrin.h>  // SSE2 (Required to use the __m128i type)
+#else
+typedef struct {
+    float f[4];
+} __m128;
+
+typedef struct {
+    double d[2];
+} __m128d;
+
+#ifdef __LP64__
+typedef struct {
+    unsigned long i[2];
+} __m128i;
+#else
+typedef struct {
+    unsigned long long i[2];
+} __m128i;
+#endif
+
+typedef struct {
+    float m64[2];
+} __m64;
+
+static __inline__ __m128i __attribute__((__always_inline__, __nodebug__))
+_mm_setzero_si128(void)
+{
+    return (__m128i){ 0LL, 0LL };
+}
+#endif
+/[cpp]

Car ont peut patch un processeur ?

 
non , un noyau unix

Ces trop compliqué pour moi la  

 
pour moi aussi  
 
c'est l'oeuvre de 4 coder pour le principal (ssse3/sse4.1/sse4.2) , un Russe , un Chinois , un Canadien et un Hollandais principalement , ce sont des émulateurs d'instructiion manquante au K10 Phenom/Athlon  
 
aucun Français , on est nul en codage  

Intéressant gils04, après, il faudrait voir si ça peut +/- facilement se patcher avec un noyau 4.1 (je compile mes noyaux).

 
je t'envoies le patch complét en MP .  

Je veux bien, merci (je regarderai demain) .

Comme l'orthographe..

gils04> T'as un lien décrivant ce travail ?

J'ai bien compris qu'il s'agissait de supporter les instructions SSE4x via utilisation d'instructions antérieures (SSE2/SSE3/SSSE3), mais le patch n'est applicable que si l'on a les sources de l'OS et/ou de l'application.
Or dans ces environnements, on peut généralement recompiler en ciblant directement l'archi CPU désirée. Sans accès aux sources, si on a un binaire qui nécessite le SSE4, on ne pourra pas rien faire, patch ou pas. D'autre part, il faudra vérifier qu'un SSE4 émulé fera mieux qu'un SSE3 "natif".
Sans autres explications, j'ai l'impression que cette émulation n'est utile que dans ces cas ultra-spécifiques et les 15 personnes sur Terre qui auront identifié que ce "patch" leur sera utile, sauront bien évidemment quoi en faire... enfin s'ils peuvent techniquement en profiter, ce qui n'est pas toujours le cas.

edit: à priori ça vient de là, l’intérêt est plus clair
http://developer.amd.com/tools-and [...] s-project/

Salut juste pour dire à ceux qui parviendraient à trouver un 9590 ou 8370 pas cher que ces derniers fonctionnent sur Sabertooth rev.1 (le 9590 chez moi et turbo "off" )

 
Si c'est Wirmish, ca ne risque pas de fonctionner

 
       
 
je ne crois pas que se soit lui , je ne doute pas de ses compétences mais je pense que c'est l'ordre d'un autre niveau et puis les coder sont très secret  

 
 
SLI : 780/980 ben ca  rox  pas  mal  
 
 https://translate.google.fr/transla [...] rev=search

tweaktown ...
il n'est pas crédible ce test

test  you  tube  en  BF4 MULTI :
 
https://www.youtube.com/watch?v=b62m5MWPxxU

Et c'est parti pour toutes les vidéos YouTube qu'il va voir, il va nous les poster ....

Surtout que dans ton dernier lien tu prouves juste qu'un FX8320 est à peine au niveau d'un Core i3 .... et vas-y pour faire tourner un SLI ou une vraiment grosse carte sur un Core i3

ta pas eté capable d'en trouver  un donc tu es enervé  

De souvenir les mobo 990FX sont en x16 ; x16 en double gpu ce serais pas ça qui fait la diff ? Sinon j'ai un peu de mal à croire le test aussi.

 
En trouver? Des tests? t'es sur HFR je te rappelle tu en as énormément des tests tu sais. Puis bon, énervé d'avoir un FX8320 et une Sabertooth 990FX aussi :')

Encore pire youtube    
pourquoi pas un blog aussi.
Ils y a des multitudes de tests sérieux dont celui d'HFR, on sait ce que vaut un Fx8320,
 il est dépassé aujourd'hui.
Jusqu'à sandy bridge, on pouvait le recommander en entrée de gamme pour du jeu, maintenant ...

Tant qu'on est GPU limited c'est un super proco pour le jeu  

Et AMD était bien obligé de faire un choix
Soit la carte graphique la plus puissante qu'il pouvait concevoir et faire fabriquer
Soit le processeur etc.
Sur ce terrain, le choix le meilleur compte-tenu de ses finances, ça a été plutôt l'APU, grâce à son savoir-faire en carte graphique
ZEN sera (devrait être ) l'aboutissement de tout ça, avec un processeur en étude pour pousser aussi la prochaine technologie graphique en même temps
Chaque chose en son temps et si vous êtes pressés, c'est que vous n'achetez pas assez d'AMD

 
 
un cpu qui fait  tourner  BF4 le jeu le plus abouti visuellement a plus de 50 fps min , j'apelle pas ca dépassé mais au contraire un trés bon cpu actuel  , sachant que je vais monter en réso 2500 et plus sur les 2 ans a venir , il est encore plus  légitime  

Il faut faire attention, ce n'est pas parce qu'il se retrouve derrière dans les benchs qu'il ne permet pas de jouer; au contraire, il le fera dans de très bonnes conditions dans la plupart des cas, et restera très correct au pire.
On peut encore le recommander, compte tenu de son prix et de sa polyvalence.
Le jour où un I5 K sortira à 150 €, là, les carottes seront cuites.
 

mon X6 1090T pédalait dans la semoule sur ce jeu en multijoueur, j'ai du passer à un i5.

Le problème c'est que maintenant les bon Core i3 4xxx dépassent assez souvent le FX8350,
et avec la nouvelle génération Skylake qui arrive en septembre, ils vont encore écraser le cpu AMD

exemple ici http://gamegpu.ru/images/remote/ht [...] 0_proz.jpg ou ici :
http://gamegpu.ru/images/remote/ht [...] h_proz.jpg
ça va mieux sur GTA V : http://gamegpu.ru/images/remote/ht [...] 5_proz.jpg
mais avec
du +10% sur le futur Core i3 6xxx, le FX sera encore moins compétitif

En même temps , un i3 et un FX seront souvent à égalité pour la simple et bonne raison que si tu achètes un i3 ou un FX , tu n'achète pas une gtx980ti pour être cpu limited .

En très haute résolution le proc à moins d'impact et une grosse CG est pas du luxe ! Par contre oui jouer en FHD c'est bête de prendre aussi puissant a moins d'investir sur le long terme !!

 
[quotemsg=9582131,11829,781637]
Le problème c'est que maintenant les bon Core i3 4xxx dépassent assez souvent le FX8350,  
et avec la nouvelle génération Skylake qui arrive en septembre, ils vont encore écraser le cpu AMD  
 
:::::::::::::::::::::::::::::::::::::::::::::::::
 
moi  je  te  parle  sur  BF3/BF4 ; je  m'en fous  des  autres  jeux  jy joue  pas  , la  on  voit  nettement  que  le  AMD est devant  meme  sur  les  scenes chargées  en  multi  
pour  ton x6 il  manque  les dernieres  instructions qui font  la  difference c'est  l'ancienne génération que  tu a  , et  puis  je vais  jouer  en  2500 bientot  donc  le cpu  sera  encore  moins sollicité  
 
https://www.youtube.com/watch?v=CphtYLMNWi8
 
meme  en sli  il  bride  pas  le  8 cores AMD : https://translate.google.fr/transla [...] rev=search ,
 
 la  je  mets  140 euros  , combien  il te  faut  pour  un  i5 + mobale  et  ram ?  500 euros ...

Mais oui c'est ça
En cherchant bien, tu verrais qu'un combo i5 4440+mobo (H81)+ram (8GB), ça se trouve dans les 280€.

 
I5 200€
8go ram 60€  
H81 80€  
 
0 mauvaise fois de ma part    
 
 
 
 
 
 
 
 
 
 
 
 
 
Je suis déjà dehors

tu  pars  sur  de  l'ancien , ddr4 obligé  pour  upgrade  qui tient  la route autant  rester en amd

Okay les gars  

Hum quelqu'un peut dire au monsieur qu'il y a des cartes mères en socket 1151 et DDR3 (en plus de celles en DDR4) ?

Yo les mecs un FX-6300 et 8320 par rapport à un 4690K sur Sony Vegas ça donne quoi?
 
Merci

le  monsieur  ne  veux  pas de ddr3 , dans  6 mois  c'est abandonné , aux  oubliettes  comme  la  ddr2