Reprise du message précédent :
Si, eux ne sont même pas encore photographiés

drapal

toujours en 40nm?

Edité.
 
Plus en 40 mais 32 ou 28 selon les rumeurs... Et si les rumeurs s'avèrent vraies, alors on aura du 28nm
 
DX 11.1 donc. En même temps DX11 vient de sortir

28nm
ça voudrait dire augmentation exponentielle des perfs, des capacités d'o/c, baisse de conso/température
mais surtout : tout ça au même prix voire moins cher
car production plus renatble (plus de puces par waffer )

 
Dois-je te rappeler que le process 40nm de TSMC devait lui aussi tenir de telles promesses ?
 
Après, reste à identifier ce que HD6000 signifie . Refresh HD5000 ? New-gen avec new-archi ? Les débats stériles, troll et HS sont ouverts, puisqu'il n'y a pas la moindre info concrète à ce sujet .

Perso je vote pour une nouvelle archi en 40nm chez TSMC.  
 
Avec en même temps un RV740 like sur base d'Evergreen en 28nm.

Pas moi !
 
Une nouvelle architecture, un nouveau process, le tout sous une nouvelle API ... ça promet !
 
Par contre, j'espère que TSMC aura tiré des enseignements de l'échec de son process 40nm et a consacré davantage de temps et d'argent au développement du 28nm .

bah niveau perf prix on a gagné en passant des 4xx0 à leurs débuts aux 5xx0 maintenant
et oui c'est meilleur en perf et en o/c

 
Par contre, la disponibilité, le rendement par wafer, le prix, les fuites énergétiques ...

drapal  

je vote pour:
* plus de sp/tmu/rop dans le core
* plus de bits dans le bus (384 bits?)
* plus de mhz core et gddr5 (avec 2go pour les HD6800)
* un multi gpu remanié (avec pourquoi pas une HD6870 X3   )
* des perfs en tesselation améliorées
* le tout en 28nm bien sûr

sortie printemps 2011  

Dirk Meyer a annoncé le 2e semestre...

ça c'est pour faire transpirer nvidia    
 
et puis si je me souviens, il n'a pas parlé de HD6000, ni distinctement d'une nouvelle archi, mais de rafraichissement de gamme, ce qui peut correspondre au combo:
 
HD5890 + petit gpu en 28nm (RV740 like)

Le problème est que bus > 256 bits = gros die. Et gros die en 28nm = nécessite du temps.  
 
Une nouvelle archi, avec un die autour de 400mm² (qui reste en 256 bits, mais avec de la GDDR5 6Gb), le tout en 40nm parait le meilleur compromis.
 
Et une fois le 28nm exploitable correctement, ce GPU serait shrinké en 28nm (d'où le bus qui reste 256 bits).
 
 

Exact, cependant il a dit "refreshing the entire lineup", et pas "introducing some refresh".
 
http://www.xbitlabs.com/news/video [...] s_CEO.html

ATI à une avance de 6 mois sur Nvidia et de plus, la 5970 est supérieur à la GTX 480 alors ils ont le temps de répliquer...

 
dans ce cas une X2 serait peu probable non? à cause de la conso

Je pense que la future génération de cartes graphique ATi aura toujours une carte biGPU au moins .
 
Parce que ATi a un budget moins grand que nVIDIA pour financer les R&D, ses architectures sont vouées à être moins bonnes que son concurrent, et par conséquent le THDG sera pour un petit moment encore tenu par une biGPU chez ATi .
 
Enfin, je dis ça, je dis rien, je veux pas troller, je suis pas pro-nVIDIA, mais force est de constater que ces derniers temps les Radeon sont moins puissantes que les GeForce à gamme égale (j'exclus volontairement les prix, toussa ) . Donc c'est une stratégie raisonnable à adopter pour ATi .
 
Le seul truc que j'espère, c'est que les futures biGPU seront architecturées en MCM !! Mais on peut toujours rêver ...

tout comme nvidia ! Comme ce fut le cas pour la génération précédente avec la 295GTX
 
Concernant la stratégie d'ATI/AMD je pense que dès le départ ils ont conçu une architecture assez modulaire pouvant être maniée avec beaucoup de facilité puisqu'en gros depuis la HD3000 et jusqu'à la récente HD5000 l'architecture est identique, seules des corrections/évolutions sont venus se greffer on va dire à une sorte de noyau principal. J'espère que vous avez tout suivi je sors d'une gueule de bois

 
Eheh, sauf que nVIDIA n'avait absolument pas prévu ça ... la preuve, il a fallu attendre un die-shrink pour qu'une biGPU soit envisageable . Une biGPU était donc une solution de secours pour nVIDIA, contrairement à AMD qui avait prévu ça depuis le début puisqu'il n'a pas fallu faire de modification majeure pour sortir une biGPU .

drap
 
edit:
 
sinon un bus 256bits moi je dit non
avec la HD5870 on commence à voir les limite de cette largeur de Bus
 
maintenant ça dépend si on parle HD6xxx comme refresh du cypress
ou HD6xxx comme prochaine archi
 
en refresh du cypress (ptet 32nm)  oui 256bits et de la GDDR5 plus speed ça peu encore le faire
 
en tant que prochaine archi 28nm on risque de voir la puissance brute doubler
donc augmenter la largeur de bus de disons 25% serait pas un luxe (donc bus 320bits)
 
maintenant les puces gddr5 utilisé disposeront surement d'une nouvelle finesse de gravure
 
donc on peu bien imaginer 384bits également, le pcb d'une telle CG n'en souffrirait pas trop
 
on peut aussi imaginer autre chose pas improbable
 
les "HD67xx" serait en fait de simple refresh die shrinké des HD5870
les "HD65xx" simple refresh die shrinké des HD57xx (du fait de que pas double précision)
par contre les "HD68xx" nouvelle archi avec plus grosse largeur de bus et puissante brute doublé
 
et là ça collerait avec lefait de produire par 2 fournisseurs
 
en fonction de la situation chez GF et chez TMSC
 
l'un ferait les refresh HD65xx et HD67xx
 
l'autre aurait à charge la fabrication des HD68xx et HD69xx
 
cette idée partirait de: pas mettre tout ces oeufs dans le même panier, car nombre de chaine réduite chez chacun des fondeurs
l'un aura du débit car wafer utilisé pour de plus petite puces donc fabrication en masse de puce milieu et moyen de gamme
 
 
sur le coup je me dit que le moyen de gamme "HD6xxx" pourrait bien être HD66XX et non HD67XX
 
ça laisserait un crénau HD67XX qui serait des HD66xx X2 qui pourrait faire bouche trou en fonction de la pénurie de HD68XX qui serait fabriqué en quanité moindre
 
question: GF et TMSC ont il les même process de 28nm ?

c'était aussi une solution de secours pour ATI au début car le RV670 ne pouvait pas rivaliser avec le G80 et G92, la différence c'est qu'ils ont toujours eu l'avantage de l'initiative à ce niveau, nvidia essayant de répondre dès que possible

"étoile" pour ce topic épik

Drapal.

J'essaierai de vous tenir informés sur le sujet du mieux possible, en attendant des news plus fraiches (ou des rumeurs... )

sinon parmis les question que je me pause sur les prochaine HD68xx
 
hdmi 1.4 ? (pour stereoscopie)
DP 1.2 ? (chainage d'écrans, BP en hausse, stereoscopie)
 
(normalement sur HD5xxx c'est que DP 1.1 et l'hdmi est 1.3)

pas besoinde hdmi 1.4 ni dp 2 actuellement pour la stereo3d

je parle validation officielle
 
oui en terme bande passante hdmi 1.3 et DP 1.1 suffise normalement (en tout cas pour le DP 1.1, hdmi 1.3 ça dépend)
 
ça veut pas dire que cela soit permit pour autant
 
(tu regarde aux states si ça a pas été définit au niveau specif du produit à la mise en vente du produit, pour des raison obscur faut repayer, y avait pas eu un vend de colère de devoir payer 1€ pour je sais plus quelle fonction sur les premier iphone par exemple)

pour le bus 256bit ou même 384ne serait il pas plus simple de faire 2 puces?
un gpu gravé en 28 ou 32 qui communique via un lien comme le ht par exemple avec un nb qui intégrerrais un controlleur mémoire en 55 nm et un switch qui permettrais qui partagais la ram et de faire communiquer plusieurs gpu et donc pas besoin de doubler la ram sur une hd6000x2

"le" controlleur memoire c'est les unité ROPs
 
donc ça va pas être évident de les mettre dans une puce à part
 
t'aura plus de latence entre les rops et le reste du gpu, c'est pas le but de ralentir la com entre les rops et le reste du gpu (sinon on se ferait pas chier à mettre des cache dans le gpu justement pour accélérer les traitement)
 
maintenant y a un autre moyen de pas multiplier par n la quantité de mémoire pour n GPU travaillant ensemble
 
mais cela n'a toujours pas été appliqué au gpu de nos PCs

et c'est quoi cet autre moyen?

Pour moi, la vraie révolution au niveau de la vRAM serait de coller les puces-mémoire directement sur le die pour alimenter directement (et sans passer par un bus général) les ALU . Comme ça, plus de problème de BP .
 
Par contre je sais pas si ça va faciliter le refroidissement ...

Mayway et on va se retrouver avec des dies de 5000mm²

oui mais la carte sera bcp plus petite

Spéculation sur le R900, à moins que ça ne concerne le R1000 :
 
- réorganisation du shader core, passage des unités de calcul de 160bits à 64bits (comme le GF100)
- augmentation minime de la puissance de calcul brute SP, ~3x en DP (du fait de la réorganisation, ce qui ouvrirait une brèche dans la voie des supercomputers avec entre 2 et 3TFlops DP)
- texture caches L1/L2 agrandis et plus fonctionnels (idem GF100 mais toujours un L1 séparé du LDS comme les RV770/Evergreen, proche du modèle retenu pour le Shader Model 5 avec ses structured buffers)
 
On devrait en rester à un bus 256bits à une fréquence de 1.5GHz (180Go/s), avec un die de taille comparable au RV770.

 
   
 
Quand je dis "sur le die", c'est dans le sens dessus, pas à côté . Sinon, il faudrait un bus global .
 
Je parle donc d'un assemblage GPU+vRAM qui abandonne le traditionnel design 2D employé aujourd'hui, qui consiste à répartir les composants un peu partout sur le PCB .
 

 
   
 
Et c'est bien, le passage des unités de calcul de 160bit à 64bit ?

M'enfin dans tous les cas, je pense que les ingénieurs se creusent la question de la meilleure solution pour notre matos

Est-il plus facile de regrouper par 16 des blocs de 4/5 instructions ou par 32 des blocs de 2 instructions?
 
D'autre part, les unités de calcul seraient plus "simples" (beaucoup moins de combinaisons possibles) même si sur certains points elles se compliqueraient.
 
Sachant que de toute façon le hard est déjà là pour le faire, c'est assez logique comme évolution, ça impliquerait par contre de revoir l'organisation des unités de branchement/SFU.

 
Encore une fois, non .  
 
Si c'étaient bel et bien les ingénieurs qui régissaient entièrement la conception des CPU, ça ferait longtemps qu'on en serait aux CPU 3D toussa ... là, les chercheurs ont un budget, un délai, et des objectifs, point barre . Aucune liberté ne leur est laissée, et s'ils ne respectent pas ces règles ils sont virés, c'est aussi simple que ça .
 
Les vrais responsables de la qualité de nos CPU, ce sont ceux qui financent, ceux qui n'y connaissent rien à la technique mais qui sont forts pour rentabiliser les investissements .  
 

 
J'ai rien compris mais c'est pas grave  

t'inquiète pas que tes cpu en 3D sont à l'étude, c'est juste que ça demande beaucoup de temps et énormément d'argent pour mettre ça au point et rendre le concept "vendable", en attendant faut bien qu'ils te proposent quelque chose pour te faire patienter  

La preuve par le larabee qui n'a jamais vraiment existé. La faute au coût de revient justement...